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公开(公告)号：CN102486814B
公开(公告)日：2015-01-14
申请号：CN201110332919.7
申请日：2011-10-27
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5068 , G06F2217/12 , G06F2217/80 , Y02P90/265
Abstract: 本公开涉及用于工艺增强的参数化虚拟单元插入及其制造方法。根据一个或多个实施例，该方法包括：提供具有限定像素单元的集成电路(IC)设计布局；仿真包括每个像素单元的IC设计布局的热效应；生成包括每个像素单元的IC设计布局的热效应图；为IC设计布局确定目标吸收值；以及基于所确定的目标吸收值为IC设计布局的每个像素单元执行热虚拟单元插入。
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公开(公告)号：CN101807219A
公开(公告)日：2010-08-18
申请号：CN200910169436.2
申请日：2009-09-09
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5036 , G06F2217/12 , Y02P90/265 , Y10T16/2771
Abstract: 一种集成电路(IC)设计方法，包括基于IC器件的IC设计布图和IC制造数据来提供IC布图轮廓；生成有效矩形布图来代表IC布图轮廓；以及利用有效矩形布图来仿真IC器件。
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公开(公告)号：CN103268369B
公开(公告)日：2016-03-09
申请号：CN201310116486.0
申请日：2010-06-03
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5036
Abstract: 本发明是有关于一种集成电路(IC)方法，此方法包含提供一IC设计布局；模拟上述IC设计布局的热效应；根据上述的热效应的模拟来模拟上述IC设计布局的电气性能;以及根据上述电气性能的模拟,进行上述IC设计布局的热虚拟置入。本发明通过将虚拟热特征结合至IC设计布局的方法,可最佳化电路性能，故可提高产品产能及可靠度。
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公开(公告)号：CN103268369A
公开(公告)日：2013-08-28
申请号：CN201310116486.0
申请日：2010-06-03
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5036
Abstract: 本发明是有关于一种集成电路(IC)方法，此方法包含提供一IC设计布局；模拟上述IC设计布局的热效应；根据上述的热效应的模拟来模拟上述IC设计布局的电气性能；以及根据上述电气性能的模拟，进行上述IC设计布局的热虚拟置入。本发明通过将虚拟热特征结合至IC设计布局的方法，可最佳化电路性能，故可提高产品产能及可靠度。
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公开(公告)号：CN102169517B
公开(公告)日：2013-08-28
申请号：CN201010232075.4
申请日：2010-07-16
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5068
Abstract: 本发明是有关于一种集成电路(integrated circuit，IC)设计方法，包括下列步骤：提供一电路设计布局，其具有多个功能区块设置在彼此相距一距离处；在该电路设计布局中，在距离一功能区块一预定距离内，对一邻近虚拟区域确定一区域图案密度；根据该区域图案密度，对该邻近虚拟区域执行一邻近区域虚拟物插入；对该多个功能区块的其余至少部分功能区块，重复上述确定步骤和执行步骤；及根据一全域图案密度，对一非邻近虚拟区域实施一全域虚拟物插入。该方法能够确定是否非邻近虚拟区域符合全域图案密度要求。尤其是，包括功能区块、邻近区域(本地区域)、及非邻近虚拟区域的一区域的总体图案密度达到一均匀图案密度分布。
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Patent Agency Ranking
公开(公告)号：CN102999656A
公开(公告)日：2013-03-27
申请号：CN201210320858.7
申请日：2012-08-31
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5068 , G06F2217/12 , G06F2217/80 , Y02P90/265
Abstract: 本发明提供了用于基于目标的虚拟插入的集成电路方法。一种方法包括提供集成电路(IC)设计布局；以及提供用于仿真IC设计布局上的热效应的热模型，热模型包括光学仿真和硅校验。该方法还包括：提供热模型和IC设计布局的卷积以生成IC设计布局的热图像轮廓；限定用于在热图像轮廓中优化热均匀性的热目标；将热目标与热图像轮廓进行比较以确定差异数据；以及基于差异数据对IC设计布局执行热虚拟插入，以提供基于目标的IC设计布局。
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公开(公告)号：CN102169516B
公开(公告)日：2014-07-09
申请号：CN201010197756.1
申请日：2010-06-03
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5036
Abstract: 本发明是有关于一种集成电路(IC)方法，此方法包含提供一IC设计布局；模拟上述IC设计布局的热效应；根据上述的热效应的模拟来模拟上述IC设计布局的电气性能；以及根据上述电气性能的模拟，进行上述IC设计布局的热虚拟置入。本发明通过将虚拟热特征结合至IC设计布局的方法，可最佳化电路性能，故可提高产品产能及可靠度。
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公开(公告)号：CN105988283B
公开(公告)日：2019-11-22
申请号：CN201510052976.8
申请日：2015-02-02
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F1/36
Abstract: 本发明提供了用于制造集成电路的光掩模和方法。光掩模包括：封闭在至少一个第一区域和至少一个第二区域中的多个主要部件，其中，第一区域包括单个主要部件并且第二区域包括多个主要部件；以及设置在第一区域和第二区域之间或者设置在第二区域之间的多个辅助部件。光掩模提高了临界尺寸的精度并且有利于制造集成电路。本发明涉及用于制造集成电路的光掩模和方法。
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公开(公告)号：CN105988283A
公开(公告)日：2016-10-05
申请号：CN201510052976.8
申请日：2015-02-02
Applicant: 台湾积体电路制造股份有限公司
IPC: G03F1/36
Abstract: 本发明提供了用于制造集成电路的光掩模和方法。光掩模包括：封闭在至少一个第一区域和至少一个第二区域中的多个主要部件，其中，第一区域包括单个主要部件并且第二区域包括多个主要部件；以及设置在第一区域和第二区域之间或者设置在第二区域之间的多个辅助部件。光掩模提高了临界尺寸的精度并且有利于制造集成电路。本发明涉及用于制造集成电路的光掩模和方法。
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公开(公告)号：CN102169516A
公开(公告)日：2011-08-31
申请号：CN201010197756.1
申请日：2010-06-03
Applicant: 台湾积体电路制造股份有限公司
IPC: G06F17/50
CPC classification number: G06F17/5036
Abstract: 本发明是有关于一种集成电路(IC)方法，此方法包含提供一IC设计布局；模拟上述IC设计布局的热效应；根据上述的热效应的模拟来模拟上述IC设计布局的电气性能；以及根据上述电气性能的模拟，进行上述IC设计布局的热虚拟置入。本发明通过将虚拟热特征结合至IC设计布局的方法，可最佳化电路性能，故可提高产品产能及可靠度。
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