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公开(公告)号：CN116743317B
公开(公告)日：2024-01-23
申请号：CN202310789731.8
申请日：2023-06-29
Applicant: 上海奎芯集成电路设计有限公司
IPC: H04L1/1607 , H04L5/00
Abstract: 本申请提供一种基于通用芯片互联标准的数据传输方法，包括：在协议层发送数据期间判断是否满足预设中断条件，在满足第一中断条件时使协议层在下一时钟周期挂起并对缓存中的部分或全部数据进行重传，在数据重传成功时控制协议层继续发送后续数据；在满足第三中断条件时使协议层在下一时钟周期挂起并对缓存中的全部数据进行重传，在数据重传成功时控制协议层继续发送后续数据；在满足第二中断条件时使协议层在下一时钟周期挂起，若看门狗溢出前收到滞后ACK信号，控制协议层继续发送后续数据，若看门狗溢出前收到滞后NAK信号，执行重传操作并在重传成功时控制协议层继续发送后续数据，能使UCIe的数据传输效率最大化。
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公开(公告)号：CN117251322A
公开(公告)日：2023-12-19
申请号：CN202311168165.5
申请日：2023-09-11
Applicant: 上海奎芯集成电路设计有限公司
Abstract: 本申请提供一种用于定位数据眼图的训练装置及方法，所述装置包括：内存控制器、物理层侧的第一训练电路和内存颗粒侧的第二训练电路；内存控制器用于控制第一训练电路和第二训练电路配合进行读训练和写训练操作，并基于训练结果生成数据眼图；在单次读训练中，第一训练电路用于向内存颗粒发送读命令，第二训练电路用于基于读命令向物理层发送目标读数据及对应的读数据选通信号；第一训练电路还用于将接收到的数据均分为N个读数据子序列，基于不同的延迟档位分别对各读数据子序列进行延迟并基于对应的读数据选通信号确定各读数据子序列对应的采样值序列，基于各采样值序列确定读训练结果，N为大于1的正整数，能提高训练效率，缩短训练时间。
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公开(公告)号：CN117176139A
公开(公告)日：2023-12-05
申请号：CN202311053021.5
申请日：2023-08-18
Applicant: 上海奎芯集成电路设计有限公司
Abstract: 本发明提供一种分频比为2的N次方加减1的分频器构建方法和分频器，通过为预设分频比设计按二进制码顺序的循环二进制数的序列，确定二进制数中各位的逻辑表达式，并通过逻辑门组合电路和D触发器电路实现该逻辑表达式，再通过对第N位对应的输出信号进行延迟和逻辑运算，实现了输出占空比为50％的分频数为2的N次方加减1分频器，能在仅使用N+1或N+2个D触发器的情况下实现分频数为2的N次方加减1的同步分频电路，比其他相同分频比的电路能节约了多个触发器，且设计流程简单，所需的触发器结构也相对较简单，在集成电路中能够有效的节约面积和成本。
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公开(公告)号：CN116564380B
公开(公告)日：2023-11-24
申请号：CN202310540538.0
申请日：2023-05-12
Applicant: 上海奎芯集成电路设计有限公司
IPC: G11C11/407 , G11C7/22
Abstract: 本申请提供一种DRAM中门控脉冲信号的校正方法和装置，属于存储器技术领域，所述方法包括：基于DRAM的时钟周期确定最大相位偏移量，并基于最大相位偏移量确定相位调节步长；基于相位调节步长对初始门控脉冲信号进行相位调节以得到第一和第二门控脉冲信号集合；分别基于第一和第二门控脉冲信号集合中的门控脉冲信号对当前校正节点对应的数据选通信号进行采样以得到第一和第二采样值序列；基于第一和第二采样值序列确定门控脉冲信号的相位校正值，对初始门控脉冲信号进行校正以得到目标门控脉冲信号，并将目标门控脉冲信号作为当前校正节点对应的门控脉冲信号，能在不影响DRAM工作的情况下进行校正，提高DRAM的工作效率。
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公开(公告)号：CN116362057B
公开(公告)日：2023-11-10
申请号：CN202310511935.5
申请日：2023-05-08
Applicant: 上海奎芯集成电路设计有限公司
IPC: G06F30/20 , G06F111/04 , G06F111/08
Abstract: 本发明提供一种随机验证方法、装置、电子设备及存储介质，属于芯片设计验证技术领域，所述方法包括：基于各随机验证参数的随机范围、各随机验证参数与对应的随机事件间的各功能点之间的关联程度以及各随机验证参数之间的关联程度中的至少一项，确定各随机验证参数的随机约束条件，进而对所述芯片的功能验证场景进行验证。本发明的随机验证方法，可以确定各随机验证参数的随机约束条件，优先覆盖到对功能影响大的功能点，还可以提高随机验证的效率，让所构建的随机事件快速覆盖中所需验证的功能点和场景。
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Patent Agency Ranking
公开(公告)号：CN116938199A
公开(公告)日：2023-10-24
申请号：CN202310982586.5
申请日：2023-08-04
Applicant: 上海奎芯集成电路设计有限公司
Abstract: 本申请提供一种无毛刺时钟切换电路，属于时钟切换技术领域，所述电路包括：时钟同步子电路、时钟门控子电路和时钟输出子电路；所述时钟同步子电路用于对时钟选择信号进行同步处理，得到第一门控信号和第二门控信号；所述第二门控信号与所述第一门控信号反相；所述时钟门控子电路用于基于所述第一门控信号对第一时钟信号进行门控操作得到第一门控时钟信号，同时基于所述第二门控信号对第二时钟信号进行门控操作得到第二门控时钟信号；所述时钟输出子电路用于基于所述第一门控时钟信号和所述第二门控时钟信号输出时钟切换结果，能在减少电路元件的同时缩短无时钟的间隔时间，进而缩小电路面积，提高电路的响应速度。
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公开(公告)号：CN116760403A
公开(公告)日：2023-09-15
申请号：CN202310763591.7
申请日：2023-06-26
Applicant: 上海奎芯集成电路设计有限公司
IPC: H03K19/094 , H03K19/20
Abstract: 本发明提供一种高速D触发器电路和高速D触发器芯片，利用第一反相器、第一锁存单元、第二锁存单元和第二反相器构建D触发器，其中，输入信号与第一反相器的输入端相连，第一反相器的输出端与第一三态门的输入端相连，第一三态门的输出端以及第二三态门的输出端均与第三反相器的输入端相连，第三反相器的输出端分别与第二三态门的输入端以及第三三态门的输入端相连；第三三态门的输出端以及第四三态门的输出端均与第四反相器的输入端相连，第四反相器的输出端分别与第四三态门的输入端以及第二反相器的输入端相连，有效缩短了该电路的建立时间和保持时间，优化了D触发器的性能，且提升了电路的驱动能力，可以灵活的设计后面的负载电路。
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公开(公告)号：CN116743317A
公开(公告)日：2023-09-12
申请号：CN202310789731.8
申请日：2023-06-29
Applicant: 上海奎芯集成电路设计有限公司
IPC: H04L1/1607 , H04L5/00
Abstract: 本申请提供一种基于通用芯片互联标准的数据传输方法，包括：在协议层发送数据期间判断是否满足预设中断条件，在满足第一中断条件时使协议层在下一时钟周期挂起并对缓存中的部分或全部数据进行重传，在数据重传成功时控制协议层继续发送后续数据；在满足第三中断条件时使协议层在下一时钟周期挂起并对缓存中的全部数据进行重传，在数据重传成功时控制协议层继续发送后续数据；在满足第二中断条件时使协议层在下一时钟周期挂起，若看门狗溢出前收到滞后ACK信号，控制协议层继续发送后续数据，若看门狗溢出前收到滞后NAK信号，执行重传操作并在重传成功时控制协议层继续发送后续数据，能使UCIe的数据传输效率最大化。
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公开(公告)号：CN115951836B
公开(公告)日：2023-09-05
申请号：CN202310064597.5
申请日：2023-01-12
Applicant: 上海奎芯集成电路设计有限公司
Abstract: 本申请涉及一种DFI命令和数据通道通用控制器及其读写方法。所述控制器包括：寄存器配置和命令和写数据解析模块，被配置为根据接收的外部配置的寄存器信息指定DFI协议的相关参数以生成配置信息、根据接收的外部命令判定命令的类型和根据判定的命令类型转换要写入的数据；命令通道控制模块，被配置为根据所述配置信息完成对命令通道信号的控制，以使DRAM处于指定的状态；写数据通道模块，被配置为根据所述配置信息完成对写数据通道信号的控制，以将数据写入所述DRAM；和读数据通道模块，被配置成根据所述配置信息完成对读数据通道信号的控制，以将数据从所述DRAM中读出。
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公开(公告)号：CN116137535B
公开(公告)日：2023-08-29
申请号：CN202310100042.1
申请日：2023-02-09
Applicant: 上海奎芯集成电路设计有限公司
Abstract: 本申请提供一种并串转换电路及并串转换时钟信号的生成方法，属于数据传输技术领域，所述电路包括：并串转换子电路、并串转换时钟信号生成子电路和参考时钟生成子电路；参考时钟生成子电路用于生成参考时钟信号并分别向并串转换子电路和并串转换时钟信号生成子电路发送参考时钟信号，并串转换时钟信号生成子电路用于基于参考时钟信号生成并串转换时钟信号；并串转换子电路包括数据输入单元和与数据输入单元电连接的并串转换单元；数据输入单元用于基于参考时钟信号获取并行数据，并串转换单元用于基于并串转换时钟信号将并行数据转换为串行数据，能在避免并串转换误差的基础上降低并串转换电路的面积和功耗，提高并串转换电路的适用范围。
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