公开(公告)号：CN119299540A

公开(公告)日：2025-01-10

申请号：CN202411797594.3

申请日：2024-12-06

Applicant: 合肥奎芯集成电路设计有限公司 ,  上海奎芯集成电路设计有限公司

Inventor： 唐涛 ,  王晓阳 ,  何亚军

IPC: H04L69/30 ,  H04L69/00 ,  G01R31/28

Abstract: 本申请提供一种UCIe适配层的UVM验证平台，所述平台包括：FDI组件、待验证UCIe适配层、注错延时模块和RDI组件；所述FDI组件用于构造来自协议层的第一数据信号并发送给待验证UCIe适配层；所述待验证UCIe适配层用于对所述第一数据信号进行处理得到第二数据信号；所述注错延时模块用于对所述第二数据信号进行注错和延时操作得到第三数据信号并发送给RDI组件，能够对UCIe适配层进行链路延时的模拟以及注错场景的构建，辅助进行UCIe适配层功能验证。

公开(公告)号：CN118796567A

公开(公告)日：2024-10-18

申请号：CN202410599603.1

申请日：2024-05-14

Applicant: 上海奎芯集成电路设计有限公司 ,  合肥奎芯集成电路设计有限公司

Inventor： 秦宗显 ,  王晓阳 ,  何亚军

IPC: G06F11/22

Abstract: 本公开提供了一种用于信号校准的取眼方法、装置及计算机可读介质。包括：与接收端进行数据约定，并初始化眼计数为0；收发数据并判断数据是否正确，若正确则判断是否为本次眼计数中首次出现正确数据，若是则记录对应位置为本次眼计数的眼左端；若错误则判断本次眼计数中是否出现过眼左端，若是则记录对应位置为本次眼计数的眼右端并使眼计数加1；判断眼计数的值，若眼计数为1，则取获取到的唯一眼为目标眼；若眼计数大于1则计算各个眼的眼宽，并取眼宽最大的眼为目标眼。本公开解决了现有技术中常用的取眼方法容易出现误取的问题。

公开(公告)号：CN118760634A

公开(公告)日：2024-10-11

申请号：CN202410824466.7

申请日：2024-06-24

Applicant: 上海奎芯集成电路设计有限公司 ,  合肥奎芯集成电路设计有限公司

Inventor： 刘金良 ,  王晓阳 ,  何亚军

IPC: G06F13/16

Abstract: 本申请涉及用于非法地址处理的存储器控制系统和相关方法。该存储器控制系统可包括：存储数据的存储器；经由目标地址模块与存储器通信耦合并且与主机通信耦合的地址检测器，其被配置成：生成指示从主机接收到的指令中包括的地址是否合法的检测信号；与存储器和地址检测器通信耦合的目标地址模块，其被配置成：基于检测信号和使能信号来生成指令有效性标志；以及响应于指令有效性标志指示接收到的指令无效而丢弃该指令。还提供了众多其他方面。

公开(公告)号：CN118447889A

公开(公告)日：2024-08-06

申请号：CN202410281717.1

申请日：2024-03-12

Applicant: 上海奎芯集成电路设计有限公司 ,  合肥奎芯集成电路设计有限公司

Inventor： 秦宗显 ,  王晓阳

IPC: G11C7/22 ,  G11C11/4076

Abstract: 本公开提供了一种信号校准方法、装置及计算机可读介质。包括：使写入采样信号的第一个上升沿与第一时钟信号的上升沿在第一位置对齐；使第一时钟信号降频得到的第二时钟信号的上升沿与第一时钟信号的上升沿在设定位置对齐；在第一位置增加延迟值得到第二位置，对第二位置以第一时钟周期取余得到第三位置；将写入采样信号从第三位置开始以第一时钟周期为步长进行延迟，采集收到的第二时钟信号并反馈DQ值，若DQ值为1则结束延迟，并获取结束延迟后写入采样信号第一个上升沿所在的第四位置；将写入采样信号的第一个上升沿从第四位置调整到第五位置。本公开解决了现有技术中对写入采样信号与时钟信号的偏差进行校准，校准效率过低的问题。

公开(公告)号：CN118349498A

公开(公告)日：2024-07-16

申请号：CN202410279286.5

申请日：2024-03-12

Applicant: 上海奎芯集成电路设计有限公司 ,  合肥奎芯集成电路设计有限公司

Inventor： 王沁喆 ,  王晓阳 ,  何亚军

IPC: G06F13/16 ,  G06F13/40

Abstract: 本申请提供一种用于LPDDR物理层的控制系统及方法，所述系统包括：外部SOC、第一总线矩阵和LPDDR物理层；所述外部SOC用于通过所述第一总线矩阵向所述LPDDR物理层发送BIN文件；所述BIN文件由知识产权供应商提供；所述LPDDR物理层用于基于所述BIN文件进行初始化和训练操作，能够通过使用知识产权供应商提供的BIN文件控制LPDDR物理层的初始化和训练操作，降低了使用门槛，同时无需在用户代码中添加复杂的物理层控制代码，避免破坏用户原有的代码架构，减少风险，提高了系统运行稳定性，同时避免了物理层与用户SOC直接交互带来的安全风险。

公开(公告)号：CN117831590B

公开(公告)日：2024-05-28

申请号：CN202410015410.7

申请日：2024-01-04

Applicant: 上海奎芯集成电路设计有限公司

Inventor： 郭嵩昊 ,  王晓阳 ,  张晓辉

IPC: G11C16/06 ,  G11C16/30

Abstract: 本发明提供一种多模式存储器驱动电路和多协议接口兼容型PHY芯片，通过高速电平转换器阵列、高速多模式选择器、上拉驱动阵列和下拉驱动阵列组成多模式存储器驱动电路，利用高速电平转换器阵列输出处于第一电压域的第一输出信号和处于第二电压域的第二输出信号，利用高速多模式选择器基于模式控制信号输出相应的第一数据信号和第二数据信号，并基于第一数据信号和处于第一电压域的第一输出信号控制上拉驱动阵列，基于第二数据信号和处于第二电压域的第二输出信号控制下拉驱动阵列，得到驱动电路输出端所输出的驱动信号，可以同时兼容不同存储器接口协议，同时满足多种存储器接口协议对存储器驱动电路的要求，显著降低了SOC设计难度和成本。

公开(公告)号：CN117997276A

公开(公告)日：2024-05-07

申请号：CN202410183893.1

申请日：2024-02-19

Applicant: 上海奎芯集成电路设计有限公司 ,  合肥奎芯集成电路设计有限公司

Inventor： 苏鹏洲 ,  王晓阳 ,  何亚军

IPC: H03B19/14 ,  H03L7/099 ,  H03L7/18

Abstract: 本申请提供一种全数字时钟倍频电路，所述电路包括：参考时钟预处理单元、环路可变的环形振荡器、计数器和控制逻辑单元；环形振荡器用于基于控制逻辑单元输出的第一使能信号和环路选择信号生成输出时钟信号；参考时钟预处理单元用于基于控制逻辑单元输出的第二使能信号与参考时钟信号生成脉冲信号；脉冲信号的脉冲宽度为参考时钟信号周期的N倍；计数器用于基于脉冲信号生成输出时钟信号对应的计数值；控制逻辑单元用于基于计数值与预设理想值的比较结果确定当前输出时钟信号是否为目标倍频时钟信号，若是则输出倍频完成指示信号，能在降低电路复杂度及面积，缩短设计周期，提升可移植性的基础上实现准确的时钟倍频。

公开(公告)号：CN117834093A

公开(公告)日：2024-04-05

申请号：CN202311684696.X

申请日：2023-12-08

Applicant: 上海奎芯集成电路设计有限公司

Inventor： 李兵 ,  王晓阳 ,  何亚军

IPC: H04L1/1607 ,  H04L1/1829 ,  H04L5/16

Abstract: 本申请提供一种高速串行接口半双工和全双工切换时的应答包传输方法，所述方法包括：在半双工模式下以第一应答包传输方式发送应答包的过程中检测到协议层准备进入全双工模式时，结束半双工模式并在全双工模式下以第二应答包传输方式发送未发完的应答包；在全双工模式下发送应答包的过程中检测到协议层准备进入半双工模式时，在未收到目标确认字符应答包且看门狗未溢出的情况下，以第一应答包传输方式发送未发完的应答包；在未收到目标确认字符应答包且看门狗溢出的情况下，以第二应答包传输方式发送未发完的应答包，直至收到目标确认字符应答包后进入半双工模式，能实现高速串行接口半双工和全双工切换时的应答效率最大化。

公开(公告)号：CN117457619B

公开(公告)日：2024-04-05

申请号：CN202311801249.8

申请日：2023-12-26

Applicant: 北京奎芯集成电路设计有限公司 ,  上海奎芯集成电路设计有限公司 ,  合肥奎芯集成电路设计有限公司

Inventor： 王晓阳 ,  刘付龙 ,  何亚军

IPC: H01L23/52 ,  H01L25/00

Abstract: 本申请提供一种基于高带宽互联技术的半导体器件，包括：多个主控单元，各主控单元通过第一互连结构两两通信连接；主控单元包括SoC模块和IO模块；SoC模块包括一个SoC芯粒，IO模块包括一个底层IO芯粒及至少一个位于底层IO芯粒上方并与底层IO芯粒堆叠互联的扩展IO芯粒；对于任一目标IO芯粒，包括自身的微凸块和目标IO芯粒上方堆叠互联的全部扩展IO芯粒的微凸块；对于任一通信连接的主控单元对，主控单元对中第一和第二主控单元的扩展IO芯粒的数量是基于第一与第二主控单元的传输带宽确定的，能在增加互联带宽的同时最大限度降低Die面积，尽可能避免流片良率和晶圆利用率降低，基板成本升高的问题。

公开(公告)号：CN117792580A

公开(公告)日：2024-03-29

申请号：CN202311617681.1

申请日：2023-11-29

Applicant: 上海奎芯集成电路设计有限公司

Inventor： 李兵 ,  王晓阳 ,  何亚军

IPC: H04L1/1607 ,  H04L1/1829 ,  H04L5/16

Abstract: 本申请提供一种高速串行接口半双工模式下的应答包传输方法，应用于基于UCIE进行数据交互的芯片对中第一芯片的适配层，适配层包括数据发送和接收模块，所述方法包括：数据接收模块基于接收到的对端数据持续生成应答包发送申请，并将应答包发送申请发送给数据发送模块；应答包发送申请中包括应答包的类型和序列号指示信息；响应于接收到的应答包发送申请，数据发送模块判断当前时刻物理层是否反压适配层，并在物理层反压适配层的情况下，基于在先应答包的序列号和发送状态将当前应答包发送申请写入应答包缓冲器的目标位置，直至物理层未反压适配层的情况下，向对端发送目标应答包，能实现高速串行接口半双工模式下的应答包传输效率最大化。