半导体装置及其制造方法

    公开(公告)号:CN109478517A

    公开(公告)日:2019-03-15

    申请号:CN201680087243.0

    申请日:2016-12-13

    Abstract: 本发明的半导体装置的制造方法包括如下工序:在半导体晶片上通过蒸镀来依次形成密合性提高膜(2)、Pt膜(3)、Sn膜(4)以及Au膜(5);对半导体晶片进行切割来得到半导体元件(1);在基板(6)上通过蒸镀来依次形成Ni膜(7)和Au膜(5);以及在将形成在半导体元件(1)上的Au膜(5)与形成在基板(6)上的Au膜(5)面对面地层叠之后,进行加热来接合。在由Pt膜(3)、Sn膜(4)以及Au膜(5)构成的金属层叠膜中,Pt膜(3)为5质量%以上且小于10质量%,Au膜(5)为51质量%以上且小于75质量%,Sn膜(4)是剩余部分。

    接合结构体及其制造方法以及电动机及其制造方法

    公开(公告)号:CN110536770A

    公开(公告)日:2019-12-03

    申请号:CN201880026226.5

    申请日:2018-01-26

    Abstract: 接合结构体,是包含通过Zn系钎料(2)而被接合的Cu系被接合材料(1)的接合结构体,在Zn系钎料与Cu系被接合材料之间具备包含第1合金相(3)、第2合金相(4)及第3合金相(5)的接合部,第1合金相(3)是具有Cu5Zn8的基本组成的合金相,第3合金相(5)是一部分与第1合金相相接的、具有CuZn4或CuZn5的基本组成的合金相,第2合金相(4)是在第1合金相与第3合金相的界面所形成的具有CuZn3的基本组成的合金相,在与接合方向平行的截面中,所述第1合金相与所述第3合金相的界面处的所述第2合金相所占的比例不到80%。由此,能够得到Zn系钎料与Cu系被接合材料的接合部处的空隙的形成受到抑制的接合可靠性高的接合结构体。

    半导体装置及其制造方法

    公开(公告)号:CN109478517B

    公开(公告)日:2020-02-21

    申请号:CN201680087243.0

    申请日:2016-12-13

    Abstract: 本发明的半导体装置的制造方法包括如下工序:在半导体晶片上通过蒸镀来依次形成密合性提高膜(2)、Pt膜(3)、Sn膜(4)以及Au膜(5);对半导体晶片进行切割来得到半导体元件(1);在基板(6)上通过蒸镀来依次形成Ni膜(7)和Au膜(5);以及在将形成在半导体元件(1)上的Au膜(5)与形成在基板(6)上的Au膜(5)面对面地层叠之后,进行加热来接合。在由Pt膜(3)、Sn膜(4)以及Au膜(5)构成的金属层叠膜中,Pt膜(3)为5质量%以上且小于10质量%,Au膜(5)为51质量%以上且小于75质量%,Sn膜(4)是剩余部分。

    半导体元件接合体及其制造方法、半导体装置

    公开(公告)号:CN110419097B

    公开(公告)日:2023-04-18

    申请号:CN201780086549.9

    申请日:2017-12-20

    Abstract: 半导体元件接合体具有设置有凹部的基板、以及在配置于凹部的状态下搭载于基板的半导体元件。基板的设置有凹部的部分由Cu构成。形成于凹部的外周部的台阶的高度d为20[μm]以上且小于50[μm]。当设为激光的波长λ=632.8[nm]时,凹部的底面的平坦度为λ/8.7[μm]以上且λ/1.2[μm]以下。金属膜设置于半导体元件。凹部的底面与金属膜相互直接接合。

    接合结构体及其制造方法以及电动机及其制造方法

    公开(公告)号:CN110536770B

    公开(公告)日:2021-07-13

    申请号:CN201880026226.5

    申请日:2018-01-26

    Abstract: 接合结构体,是包含通过Zn系钎料(2)而被接合的Cu系被接合材料(1)的接合结构体,在Zn系钎料与Cu系被接合材料之间具备包含第1合金相(3)、第2合金相(4)及第3合金相(5)的接合部,第1合金相(3)是具有Cu5Zn8的基本组成的合金相,第3合金相(5)是一部分与第1合金相相接的、具有CuZn4或CuZn5的基本组成的合金相,第2合金相(4)是在第1合金相与第3合金相的界面所形成的具有CuZn3的基本组成的合金相,在与接合方向平行的截面中,所述第1合金相与所述第3合金相的界面处的所述第2合金相所占的比例不到80%。由此,能够得到Zn系钎料与Cu系被接合材料的接合部处的空隙的形成受到抑制的接合可靠性高的接合结构体。

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