公开(公告)号：CN114597249A

公开(公告)日：2022-06-07

申请号：CN202111457673.6

申请日：2021-12-02

Applicant: 三菱电机株式会社

Inventor： 铃木健司 ,  原口友树 ,  南竹春彦 ,  星泰晖 ,  吉田拓弥 ,  纐缬英典 ,  宫田祐辅 ,  清井明

IPC: H01L29/06 ,  H01L29/739 ,  H01L21/331

Abstract: 本发明的目的在于提供能够容易地提高栅极耐压的半导体装置及其制造方法。本发明涉及的半导体装置具有：第1导电型的硅基板，其具有单元部和在俯视观察时将该单元部包围的末端部；第1导电型的发射极层，其设置于单元部的硅基板的表面；第2导电型的集电极层，其设置于单元部的硅基板的背面；第1导电型的漂移层，其设置于发射极层和集电极层之间；沟槽栅极，其是以从发射极层的表面到达漂移层的方式设置的；以及第2导电型的阱层，其设置于末端部的硅基板的表面，在单元部处晶体缺陷所包含的空位比在末端部处晶体缺陷所包含的空位少。

公开(公告)号：CN117637809A

公开(公告)日：2024-03-01

申请号：CN202311045986.X

申请日：2023-08-18

Applicant: 三菱电机株式会社

Inventor： 宫田祐辅 ,  铃木健司 ,  原口友树 ,  南竹春彦 ,  星泰晖 ,  纐缬英典

IPC: H01L29/06 ,  H01L29/739 ,  H01L21/331 ,  H01L21/225 ,  H02M1/00 ,  H02M1/08

Abstract: 提供能够抑制能量损耗恶化的半导体装置及其制造方法。还涉及电力变换装置。半导体装置的特征在于具有：第1导电型的漂移层，其设置于具有第1主面和与所述第1主面相对的第2主面的半导体基板的所述第1主面和所述第2主面之间；以及第1导电型的场阻断层，其具有比所述漂移层的杂质浓度高的杂质浓度，设置于所述漂移层与所述第2主面之间，所述场阻断层从所述第2主面朝向所述第1主面在室温下的实质的载流子浓度分布中具有至少大于或等于1个峰值，在氢原子浓度的分布中具有至少大于或等于2个峰值，所述氢原子浓度的分布中的峰值的数量比所述实质的载流子浓度分布中的峰值的数量多。

公开(公告)号：CN119181719A

公开(公告)日：2024-12-24

申请号：CN202410767914.4

申请日：2024-06-14

Applicant: 三菱电机株式会社

Inventor： 宫田祐辅 ,  海老池勇史 ,  冈本隼人 ,  玉城朋宏 ,  小西和也 ,  野口宗隆

IPC: H01L29/739 ,  H01L29/06

Abstract: 本公开提供不大幅损害半导体装置的有效面积就能够抑制半导体装置的接通时的电流急剧上升的半导体装置。半导体基板(SB)上的平面布局具有针对开关的阈值电压的分布。在由针对所述阈值电压的箱宽度为100mV的多个箱、和与所述平面布局的属于所述多个箱中的每一个箱的面积对应的多个频数来定义直方图的情况下，所述平面布局具有属于所述多个箱中的不同箱的多个区域(RG1～RGn)。所述多个区域(RG1～RGn)包括第一至第三区域(RG1～RG3)。所述直方图具有以正态分布(PNM)为基准从所述正态分布(PNM)连续地向低电压侧拖出下摆的分布(PFL)。

公开(公告)号：CN113169229B

公开(公告)日：2023-12-01

申请号：CN201880099607.6

申请日：2018-12-10

Applicant: 三菱电机株式会社

Inventor： 田中梨菜 ,  菅原胜俊 ,  福井裕 ,  八田英之 ,  宫田祐辅

IPC: H01L29/78 ,  H01L29/12

Abstract: 漂移层(2)包括碳化硅，具有第1导电类型。至少1个沟槽(6)具有面对肖特基势垒二极管区域(RD)的第1侧面(SD1)和在晶体管区域(RT)延伸且与源极区域(3)、体区域(5)及漂移层(2)相接的第2侧面(SD2)。第1保护区域(51)设置于至少1个沟槽(6)的下方，具有第2导电类型，相比于体区域(5)，第2导电类型的杂质浓度更高。第2保护区域(52)从第1保护区域(51)延伸，到达第1侧面(SD1)和第2侧面(SD2)的与第1侧面(SD1)连接的端部区域(SD2b)的至少任意一个，具有比体区域(5)的最下部浅的最上部，相比于体区域(5)，第2导电类型的杂质浓度更高。

公开(公告)号：CN111886680B

公开(公告)日：2024-09-24

申请号：CN201880090891.0

申请日：2018-03-28

Applicant: 三菱电机株式会社

Inventor： 田中梨菜 ,  菅原胜俊 ,  福井峪 ,  八田英之 ,  宫田祐辅

IPC: H01L21/336 ,  H01L29/12 ,  H01L29/78

Abstract: 漂移层由碳化硅构成，具有第1导电型。主体区域在漂移层上设置，具有第2导电型。源区域在主体区域上设置，具有第1导电型。栅绝缘膜设置于将源区域和主体区域贯通的至少一个沟槽的各自的内壁。保护层至少具有位于沟槽的下方的部分，与漂移层接触，具有第2导电型。就第1低电阻层而言，与沟槽及保护层接触，在深度方向上跨越沟槽与保护层之间的边界部，具有第1导电型，具有比漂移层高的杂质浓度。就第2低电阻层而言，与第1低电阻层接触，远离沟槽，具有第1导电型，具有比第1低电阻层高的杂质浓度。

公开(公告)号：CN117316996A

公开(公告)日：2023-12-29

申请号：CN202310741424.2

申请日：2023-06-21

Applicant: 三菱电机株式会社

Inventor： 铃木健司 ,  原口友树 ,  南竹春彦 ,  星泰晖 ,  纐缬英典 ,  宫田祐辅

IPC: H01L29/739 ,  H01L21/331 ,  H01L29/06

Abstract: 提供能够有效地防止截止时的振荡的半导体装置。半导体衬底(101)的第1主面(MS1)与n型漂移层(190)之间的n型第1缓冲层(110)包含：第1区域(111)，其包含质子，与漂移层接触；第2区域(112)，其包含质子，位于第1区域与第1主面之间，与第1区域接触；以及第3区域(113)，其位于第1缓冲层的第2区域与第1主面之间。第1缓冲层的杂质浓度分布具有：作为其最大值的第2区域中的最大值；从最大值起的减小得到缓和或停止的第1区域与第2区域之间的边界点(KN)处的弯折部；大于或等于最大值的80％的边界点处的值；作为第3区域的、以大于或等于5μm的范围呈比边界点处的值低且小于或等于5.0×1014/cm3的杂质浓度的分布。

公开(公告)号：CN117116967A

公开(公告)日：2023-11-24

申请号：CN202310567999.7

申请日：2023-05-19

Applicant: 三菱电机株式会社

Inventor： 星泰晖 ,  铃木健司 ,  原口友树 ,  南竹春彦 ,  纐缬英典 ,  宫田祐辅 ,  清井明

IPC: H01L29/06

Abstract: 提供一种半导体装置，即使向半导体基板形成1层质子缓冲层，也不会出现载流子浓度分布的形成异常，能够使漏电流降低。还涉及半导体装置的制造方法。半导体装置具有：第1导电型的漂移区域，其形成于具有表面及背面的半导体基板；第1导电型的氢缓冲区域，其配置于漂移区域的背面侧，包含氢作为杂质，杂质浓度比漂移区域高；第1导电型的平坦区域，其配置于氢缓冲区域的背面侧，杂质浓度比漂移区域高；以及第1导电型或第2导电型的载流子注入层，其配置于平坦区域的背面侧，杂质浓度比氢缓冲区域及平坦区域高，氢缓冲区域及平坦区域的氧浓度大于或等于1E16atoms/cm3而小于或等于6E17atoms/cm3，并且是恒定的。

公开(公告)号：CN110709997A

公开(公告)日：2020-01-17

申请号：CN201880035781.4

申请日：2018-05-30

Applicant: 三菱电机株式会社

Inventor： 福井裕 ,  菅原胜俊 ,  八田英之 ,  纐缬英典 ,  田中梨菜 ,  宫田祐辅

IPC: H01L29/78 ,  H01L21/265 ,  H01L21/336 ,  H01L29/12 ,  H01L29/47 ,  H01L29/872

Abstract: 本发明涉及具有沟槽栅的半导体装置，具备：第1半导体层；第1半导体区域，选择性地设置于第1半导体层的上层部；半导体区域，与第1半导体区域相接地设置；第3半导体区域，与第1及第2半导体区域的底面相接地设置；栅沟槽，在厚度方向贯通第1及第3半导体区域而到达第1半导体层内；电场缓和区域，与栅沟槽的底部相接；以及连接层，以与第2方向上的至少一方的沟槽侧壁相接的方式在第1半导体层内隔开间隔而设置有多个，对电场缓和区域和第3半导体区域进行电连接，其中，所述第2方向和与栅沟槽的延伸方向平行的第1方向垂直，连接层沿着第1方向相互隔离地设置有多个。

公开(公告)号：CN110709997B

公开(公告)日：2023-02-28

申请号：CN201880035781.4

申请日：2018-05-30

Applicant: 三菱电机株式会社

Inventor： 福井裕 ,  菅原胜俊 ,  八田英之 ,  纐缬英典 ,  田中梨菜 ,  宫田祐辅

IPC: H01L29/78 ,  H01L21/265 ,  H01L21/336 ,  H01L29/12 ,  H01L29/47 ,  H01L29/872

Abstract: 本发明涉及具有沟槽栅的半导体装置，具备：第1半导体层；第1半导体区域，选择性地设置于第1半导体层的上层部；第2半导体区域，与第1半导体区域相接地设置；第3半导体区域，与第1及第2半导体区域的底面相接地设置；栅沟槽，在厚度方向贯通第1及第3半导体区域而到达第1半导体层内；电场缓和区域，与栅沟槽的底部相接；以及连接层，以与第2方向上的至少一方的沟槽侧壁相接的方式在第1半导体层内隔开间隔而设置有多个，对电场缓和区域和第3半导体区域进行电连接，其中，所述第2方向和与栅沟槽的延伸方向平行的第1方向垂直，连接层沿着第1方向相互隔离地设置有多个。

公开(公告)号：CN113169229A

公开(公告)日：2021-07-23

申请号：CN201880099607.6

申请日：2018-12-10

Applicant: 三菱电机株式会社

Inventor： 田中梨菜 ,  菅原胜俊 ,  福井裕 ,  八田英之 ,  宫田祐辅

IPC: H01L29/78 ,  H01L29/12

Abstract: 漂移层(2)包括碳化硅，具有第1导电类型。至少1个沟槽(6)具有面对肖特基势垒二极管区域(RD)的第1侧面(SD1)和在晶体管区域(RT)延伸且与源极区域(3)、体区域(5)及漂移层(2)相接的第2侧面(SD2)。第1保护区域(51)设置于至少1个沟槽(6)的下方，具有第2导电类型，相比于体区域(5)，第2导电类型的杂质浓度更高。第2保护区域(52)从第1保护区域(51)延伸，到达第1侧面(SD1)和第2侧面(SD2)的与第1侧面(SD1)连接的端部区域(SD2b)的至少任意一个，具有比体区域(5)的最下部浅的最上部，相比于体区域(5)，第2导电类型的杂质浓度更高。