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公开(公告)号：CN118193055A
公开(公告)日：2024-06-14
申请号：CN202410395910.8
申请日：2024-04-02
Applicant: 亿咖通(湖北)技术有限公司 , 上海交通大学
Abstract: 本申请提供一种基于RISC‑V扩展指令的运算方法、装置和设备，涉及数据处理技术领域。该运算装置包括：第一寄存器、第二寄存器和处理器；处理器和第一寄存器之间设置有第一多路数据选择器和第二多路数据选择器；第一寄存器和第二寄存器之间设置有第三多路数据选择器；其中，处理器用于接收到数据运算指令后，获取待运算数据；并对待运算数据进行计算处理，得到运算结果；其中，数据运算指令表征进行加法运算的指令，或者，表征进行减法运算的指令；第一寄存器用于处理运算结果中的最高位的比特数据；第二寄存器用于处理运算结果中的除最高位的比特数据之外的比特数据。本申请的方法，提升了运算处理效率和性能。
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公开(公告)号：CN112099762A
公开(公告)日：2020-12-18
申请号：CN202010945115.3
申请日：2020-09-10
Applicant: 上海交通大学 , 北京智芯微电子科技有限公司
Abstract: 一种快速实现SM2密码算法的硬件协处理器，包括：依次相连的接口逻辑单元、取指单元、译码单元、执行单元、数据存储单元以及与取指单元相连的程序存储单元。本发明具有通过自动执行程序存储单元中的指令序列完成SM2加密、解密、签名、验签的计算过程，与基于状态机的设计方法相比节省了硬件资源，并且执行期间不需要与主处理器通信，减少了总线上的数据传输带来的延时，指令序列还可以根据优化算法进行调整，具有面积小、速度快、灵活性高的特点。
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Patent Agency Ranking
公开(公告)号：CN112099762B
公开(公告)日：2024-03-12
申请号：CN202010945115.3
申请日：2020-09-10
Applicant: 上海交通大学 , 北京智芯微电子科技有限公司
Abstract: 一种快速实现SM2密码算法的硬件协处理器，包括：依次相连的接口逻辑单元、取指单元、译码单元、执行单元、数据存储单元以及与取指单元相连的程序存储单元。本发明具有通过自动执行程序存储单元中的指令序列完成SM2加密、解密、签名、验签的计算过程，与基于状态机的设计方法相比节省了硬件资源，并且执行期间不需要与主处理器通信，减少了总线上的数据传输带来的延时，指令序列还可以根据优化算法进行调整，具有面积小、速度快、灵活性高的特点。
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公开(公告)号：CN118192934A
公开(公告)日：2024-06-14
申请号：CN202410395880.0
申请日：2024-04-02
Applicant: 亿咖通(湖北)技术有限公司 , 上海交通大学
Abstract: 本申请提供一种模乘运算方法、装置、芯片、板卡和车载系统，涉及计算机技术领域。该模乘运算装置包括：处理器和数据运算器；其中，所述数据运算器，包括乘法器、累加器、第一寄存器、第二寄存器、第三寄存器、第一多路数据选择器、第二多路数据选择器、第三多路数据选择器以及第四多路数据选择器；所述处理器，用于接收到数据运算指令之后，获取与所述数据运算指令相匹配的目标数据；并将所述目标数据传输至所述数据运算器中；所述数据运算器，用于接收所述目标数据，并对所述目标数据进行运算处理，得到数据运算结果；其中，所述数据运算结果用于指示模乘运算结果。本申请的方法，提高了模乘运算的运算速度，提升了运算性能。
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公开(公告)号：CN112099763B
公开(公告)日：2024-03-12
申请号：CN202010945337.5
申请日：2020-09-10
Applicant: 上海交通大学 , 北京智芯微电子科技有限公司
Abstract: 一种用于SM2的快速安全硬件乘法器及其应用，包括：乘加模块、模乘控制器、用于存放计算中间结果的寄存器堆和减法器，其中：乘加模块包含两个独立的乘加器，每个乘加器对64位操作数执行(c，z)＝a+xy+b的运算，模乘控制器分别与乘加模块和寄存器堆相连并按时钟周期发送执行指令，乘加模块输出计算中间结果至寄存器堆，寄存器堆的输出端分别与乘加模块的输入端以及减法器的输入端相连以实现循环计算和结果输出，减法器的输出端与寄存器堆的输出端与对外接口相连以输出最终结果。本发明能够大幅度缩短Montgomery模乘运算延时的同时，针对算法中存在的侧信道攻击漏洞采取了有效的防护手段，使其在快速执行SM2底层运算的同时不会泄露隐私数据，具有快速、安全的特点。
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公开(公告)号：CN112099763A
公开(公告)日：2020-12-18
申请号：CN202010945337.5
申请日：2020-09-10
Applicant: 上海交通大学 , 北京智芯微电子科技有限公司
Abstract: 一种用于SM2的快速安全硬件乘法器及其应用，包括：乘加模块、模乘控制器、用于存放计算中间结果的寄存器堆和减法器，其中：乘加模块包含两个独立的乘加器，每个乘加器对64位操作数执行(c，z)＝a+xy+b的运算，模乘控制器分别与乘加模块和寄存器堆相连并按时钟周期发送执行指令，乘加模块输出计算中间结果至寄存器堆，寄存器堆的输出端分别与乘加模块的输入端以及减法器的输入端相连以实现循环计算和结果输出，减法器的输出端与寄存器堆的输出端与对外接口相连以输出最终结果。本发明能够大幅度缩短Montgomery模乘运算延时的同时，针对算法中存在的侧信道攻击漏洞采取了有效的防护手段，使其在快速执行SM2底层运算的同时不会泄露隐私数据，具有快速、安全的特点。
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