公开(公告)号：CN103218343A

公开(公告)日：2013-07-24

申请号：CN201310103016.0

申请日：2013-03-28

Applicant: 上海大学

Inventor： 毕卓 ,  王镇 ,  张莹 ,  徐云川 ,  孔维利

IPC: G06F15/163

Abstract: 本发明涉及一种采用数据驱动机制的多处理器间数据通信电路，它包括：一个交叉开关矩阵、4个数据流存储器、4个匹配电路。如图所示，发送数据传送时，源CPU根据之前定好的协议经过与其相连的匹配电路，然后发送至交叉开关矩阵实现数据传输；接收数据时，首先源数据经过交叉开关矩阵选择路径后后传送至交叉开关矩阵的相对应的输出端口，输出的数据进入数据流流存储器DFM，经过DFM完备性检测后，取出函数号与数据传送至相应的目的CPU。本发明能较好的解决多核结构出现的通信瓶颈问题。

公开(公告)号：CN103023807A

公开(公告)日：2013-04-03

申请号：CN201210555817.6

申请日：2012-12-20

Applicant: 上海大学

Inventor： 毕卓 ,  王镇 ,  孔维利 ,  张莹 ,  徐云川

IPC: H04L12/861 ,  H04L12/947 ,  H04L12/931

Abstract: 本发明涉及一种分布式8X8低延迟高带宽交叉点缓存队列片上路由器，其目的是为了解决传统路由器中实时闭环的限制，提高性能。它主要采用了三种部件构成：处理器标签过滤器、簇标签过滤器和输出模块。输出端口0、2、4、6对应的输入节点上挂载着处理器标签过滤器；输出端口1、3、5、7对应的输出节点上则挂载着簇标签过滤器，每个输出端口上挂载着1个输出模块。本发明具有低延迟、高带宽特点。

公开(公告)号：CN103023807B

公开(公告)日：2016-04-27

申请号：CN201210555817.6

申请日：2012-12-20

Applicant: 上海大学

Inventor： 毕卓 ,  王镇 ,  孔维利 ,  张莹 ,  徐云川

IPC: H04L12/861 ,  H04L12/947 ,  H04L12/931

Abstract: 本发明涉及一种分布式8X8低延迟高带宽交叉点缓存队列片上路由器，其目的是为了解决传统路由器中实时闭环的限制，提高性能。它主要采用了三种部件构成：处理器标签过滤器、簇标签过滤器和输出模块。输出端口0、2、4、6对应的输入节点上挂载着处理器标签过滤器；输出端口1、3、5、7对应的输出节点上则挂载着簇标签过滤器，每个输出端口上挂载着1个输出模块。本发明具有低延迟、高带宽特点。

公开(公告)号：CN103166863A

公开(公告)日：2013-06-19

申请号：CN201210555818.0

申请日：2012-12-20

Applicant: 上海大学

Inventor： 毕卓 ,  王镇 ,  张莹 ,  徐云川 ,  孔维利

IPC: H04L12/771

Abstract: 本发明涉及一种集总式8X8低延迟高带宽交叉点缓存队列片上路由器，其目的是为了解决传统路由器中实时闭环的限制，提高性能。它主要采用了三种部件构成：判决模块、FIFO队列缓冲、输出模块。每个输入端口都有一个判决模块，每个输出端口上有1个输出模块、每个交叉点处有个FIFO缓冲队列。有效数据输入时，数据首先进去判决模块进行判决，判决输出端口，同时向相应的输出模块发送请求信号，等待输出模块仲裁结果。一个时钟周期后，若收到相应的响应信号，则直接通过选择器与三态门发送至数据总线，若没有接受到响应信号，则将数据通过选择器根据判决后的控制信号送至响应交叉点的FIFO缓冲队列中，等待响应信号后再发送。

公开(公告)号：CN103166863B

公开(公告)日：2015-10-07

申请号：CN201210555818.0

申请日：2012-12-20

Applicant: 上海大学

Inventor： 毕卓 ,  王镇 ,  张莹 ,  徐云川 ,  孔维利

IPC: H04L12/771

Abstract: 本发明涉及一种集总式8X8低延迟高带宽交叉点缓存队列片上路由器，其目的是为了解决传统路由器中实时闭环的限制，提高性能。它主要采用了三种部件构成：判决模块、FIFO队列缓冲、输出模块。每个输入端口都有一个判决模块，每个输出端口上有1个输出模块、每个交叉点处有个FIFO缓冲队列。有效数据输入时，数据首先进去判决模块进行判决，判决输出端口，同时向相应的输出模块发送请求信号，等待输出模块仲裁结果。一个时钟周期后，若收到相应的响应信号，则直接通过选择器与三态门发送至数据总线，若没有接受到响应信号，则将数据通过选择器根据判决后的控制信号送至响应交叉点的FIFO缓冲队列中，等待响应信号后再发送。

公开(公告)号：CN103218344A

公开(公告)日：2013-07-24

申请号：CN201310154171.5

申请日：2013-04-28

Applicant: 上海大学

Inventor： 毕卓 ,  王镇 ,  徐云川 ,  孔维利 ,  张莹

IPC: G06F15/17

Abstract: 本发明涉及一种采用数据驱动机制的多处理器间数据通信电路，它包括：一个交叉开关矩阵、4个数据流存储器、4个匹配电路。如图所示，发送数据传送时，源CPU根据之前定好的协议经过与其相连的匹配电路，然后发送至交叉开关矩阵实现数据传输；接收数据时，首先源数据经过交叉开关矩阵选择路径后后传送至交叉开关矩阵的相对应的输出端口，输出的数据进入数据流流存储器DFM，经过DFM完备性检测后，取出函数号与数据传送至相应的目的CPU。本发明能较好的解决多核结构出现的通信瓶颈问题。