-
公开(公告)号：CN118245291B
公开(公告)日：2024-08-20
申请号：CN202410660241.2
申请日：2024-05-27
IPC: G06F11/14
Abstract: 本发明公开了一种面向多类脑芯片级联系统的硬件容错方法与装置，包括类脑芯片内神经拟态核级联和类脑芯片级联的硬件容错；单个神经拟态核支持的脉冲神经网络规模十分有限，对于更大规模的脉冲神经网络系统，需要芯片级采用多神经拟态核级联、系统级采用多类脑芯片级联，组成一个多类脑芯片的硬件系统。在级联系统中，单或多个拟态核失效、单或多个类脑芯片失效，都可能会引起脉冲神经网络瘫痪；本发明通过设置芯片内神经拟态核级联路由策略和芯片级联的路由策略，实现级联系统的硬件容错。
-
公开(公告)号：CN117634550B
公开(公告)日：2024-06-04
申请号：CN202410105613.5
申请日：2024-01-25
Abstract: 本发明公开了一种面向多类脑芯片级联系统的时间同步方法与装置，所述方法基于多类脑芯片级联系统实现，所述多类脑芯片级联系统包含N组类脑芯片，每组类脑芯片包含M个类脑芯片，每组类脑芯片共享一个时间步；所述方法包括：根据独热编码配置时间步同步模式，设置时间步间隔、启动时间步和停止时间步；基于时间步同步模式将脉冲按照时间步顺序发放给类脑芯片，使得需要同步的各组类脑芯片的启动时间步都启动后才启动；从类脑芯片处接收脉冲并标记时间步信息，使得需要同步的各组类脑芯片的停止时间步都停止后才停止。本发明可以实现多个类脑芯片的协同计算，可用于控制大规模的脉冲神经网络。
-
公开(公告)号：CN117640496B
公开(公告)日：2024-05-17
申请号：CN202410110120.0
申请日：2024-01-26
IPC: H04L45/02 , G06N3/04 , H04L45/745
Abstract: 本发明公开了一种面向神经拟态计算的片上网络路由中继方法、设备、介质，包括：配置中继数据包；配置中继路由表；当源节点通过中继节点向目的节点的发送信息时，判断中继数据包中的中继节点编号与中继节点对应的节点编号是否相同；当中继数据包中的中继节点编号与中继节点对应的节点编号相同时，完成中继；反之，根据中继数据包中的中继链表编号索引至中继信息区域的起始地址，若当前地址中配置的结束标志位为0，则将当前中继信息区域中的目的节点坐标替换中继数据包中的目的节点坐标，更新中继数据包；然后读取下一地址，直至结束标志位为1，更新得到若干个中继数据包，将每一中继数据包发送至对应的目的节点继续进行中继。
-
Patent Agency Ranking
公开(公告)号：CN117640496A
公开(公告)日：2024-03-01
申请号：CN202410110120.0
申请日：2024-01-26
IPC: H04L45/02 , G06N3/04 , H04L45/745
Abstract: 本发明公开了一种面向神经拟态计算的片上网络路由中继方法、设备、介质，包括：配置中继数据包；配置中继路由表；当源节点通过中继节点向目的节点的发送信息时，判断中继数据包中的中继节点编号与中继节点对应的节点编号是否相同；当中继数据包中的中继节点编号与中继节点对应的节点编号相同时，完成中继；反之，根据中继数据包中的中继链表编号索引至中继信息区域的起始地址，若当前地址中配置的结束标志位为0，则将当前中继信息区域中的目的节点坐标替换中继数据包中的目的节点坐标，更新中继数据包；然后读取下一地址，直至结束标志位为1，更新得到若干个中继数据包，将每一中继数据包发送至对应的目的节点继续进行中继。
-
公开(公告)号：CN117634550A
公开(公告)日：2024-03-01
申请号：CN202410105613.5
申请日：2024-01-25
Abstract: 本发明公开了一种面向多类脑芯片级联系统的时间同步方法与装置，所述方法基于多类脑芯片级联系统实现，所述多类脑芯片级联系统包含N组类脑芯片，每组类脑芯片包含M个类脑芯片，每组类脑芯片共享一个时间步；所述方法包括：根据独热编码配置时间步同步模式，设置时间步间隔、启动时间步和停止时间步；基于时间步同步模式将脉冲按照时间步顺序发放给类脑芯片，使得需要同步的各组类脑芯片的启动时间步都启动后才启动；从类脑芯片处接收脉冲并标记时间步信息，使得需要同步的各组类脑芯片的停止时间步都停止后才停止。本发明可以实现多个类脑芯片的协同计算，可用于控制大规模的脉冲神经网络。
-
公开(公告)号：CN118245291A
公开(公告)日：2024-06-25
申请号：CN202410660241.2
申请日：2024-05-27
IPC: G06F11/14
Abstract: 本发明公开了一种面向多类脑芯片级联系统的硬件容错方法与装置，包括类脑芯片内神经拟态核级联和类脑芯片级联的硬件容错；单个神经拟态核支持的脉冲神经网络规模十分有限，对于更大规模的脉冲神经网络系统，需要芯片级采用多神经拟态核级联、系统级采用多类脑芯片级联，组成一个多类脑芯片的硬件系统。在级联系统中，单或多个拟态核失效、单或多个类脑芯片失效，都可能会引起脉冲神经网络瘫痪；本发明通过设置芯片内神经拟态核级联路由策略和芯片级联的路由策略，实现级联系统的硬件容错。
-
公开(公告)号：CN117634564B
公开(公告)日：2024-05-24
申请号：CN202410110145.0
申请日：2024-01-26
Abstract: 本发明公开了一种基于可编程神经拟态核的脉冲延时测量方法及系统，包括：从源神经元与目标神经元间的路径上选取m个神经拟态核作为可编程神经拟态核，实现神经元和突触行为；并将第m个可编程神经拟态核映射到目标神经元的位置，将目标神经元移动至其邻居神经元；源神经元发出脉冲信号，所有可编程神经拟态核在时间窗口开始时启动定时器计数器，当源神经元发出的脉冲信号到达第1个可编程神经拟态核时，记录第一脉冲延时；第1个可编程神经拟态核将脉冲信号发送给下一可编程神经拟态核，依次类推，第m个可编程神经拟态核将脉冲信号发送给目标神经元，通过对应的定时器计数器得到每一可编程神经拟态核测量的脉冲延时。
-
公开(公告)号：CN117634564A
公开(公告)日：2024-03-01
申请号：CN202410110145.0
申请日：2024-01-26
Abstract: 本发明公开了一种基于可编程神经拟态核的脉冲延时测量方法及系统，包括：从源神经元与目标神经元间的路径上选取m个神经拟态核作为可编程神经拟态核，实现神经元和突触行为；并将第m个可编程神经拟态核映射到目标神经元的位置，将目标神经元移动至其邻居神经元；源神经元发出脉冲信号，所有可编程神经拟态核在时间窗口开始时启动定时器计数器，当源神经元发出的脉冲信号到达第1个可编程神经拟态核时，记录第一脉冲延时；第1个可编程神经拟态核将脉冲信号发送给下一可编程神经拟态核，依次类推，第m个可编程神经拟态核将脉冲信号发送给目标神经元，通过对应的定时器计数器得到每一可编程神经拟态核测量的脉冲延时。
-
-
-
-
-
-
-
Search Results
8
records
(took 0.033 seconds)
