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公开(公告)号：CN111522593B
公开(公告)日：2020-10-27
申请号：CN202010601245.5
申请日：2020-06-29
Applicant: 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国网江苏省电力有限公司信息通信分公司 , 国家电网有限公司
IPC: G06F9/4401 , G06F15/78
Abstract: 本发明公开了一种具有高适应性的芯片休眠唤醒控制系统和方法，该芯片休眠唤醒控制系统包括两个时钟域，两个时钟域为LCLK时钟域和总线SYSCLK时钟域，以使得系统控制和时钟控制分别在总线SYSCLK时钟域和LCLK时钟域中进行，其中，LCLK时钟域的频率小于总线SYSCLK时钟域的频率；并且其中，总线SYSCLK时钟域设置有系统控制模块，LCLK时钟域设置有时钟控制模块，系统控制模块的输出端与时钟控制模块的输入端相连接，以使得系统控制模块在总线SYSCLK时钟域产生第一控制信号，并将第一控制信号直接发送至时钟控制模块，以在LCLK时钟域中进行时钟控制。本发明采用双时钟域来控制芯片休眠和唤醒，从而可以有效处理开关时钟振荡器带来的毛刺问题，适应性高，稳定性好。
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公开(公告)号：CN114301440A
公开(公告)日：2022-04-08
申请号：CN202111400431.3
申请日：2021-11-19
Applicant: 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国网江苏省电力有限公司信息通信分公司 , 国家电网有限公司
IPC: H03K19/003
Abstract: 本发明实施例提供一种隔离单元和芯片，属于集成电路技术领域。所述隔离单元包括：隔离保持单元，用于隔离掉电区域与带电区域之间的信号交互，其中所述掉电区域输出到所述带电区域的信号为待隔离信号；以及采样控制单元，用于在隔离指示信号指示所述掉电区域掉电隔离时，控制所述隔离保持单元隔离和锁存所述待隔离信号。发明实施例提供的隔离单元可以在满足芯片掉电隔离功能的情况下，增加隔离单元的数据保持功能。
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公开(公告)号：CN111522593A
公开(公告)日：2020-08-11
申请号：CN202010601245.5
申请日：2020-06-29
Applicant: 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国网江苏省电力有限公司信息通信分公司 , 国家电网有限公司
IPC: G06F9/4401 , G06F15/78
Abstract: 本发明公开了一种具有高适应性的芯片休眠唤醒控制系统和方法，该芯片休眠唤醒控制系统包括两个时钟域，两个时钟域为LCLK时钟域和总线SYSCLK时钟域，以使得系统控制和时钟控制分别在总线SYSCLK时钟域和LCLK时钟域中进行，其中，LCLK时钟域的频率小于总线SYSCLK时钟域的频率；并且其中，总线SYSCLK时钟域设置有系统控制模块，LCLK时钟域设置有时钟控制模块，系统控制模块的输出端与时钟控制模块的输入端相连接，以使得系统控制模块在总线SYSCLK时钟域产生第一控制信号，并将第一控制信号直接发送至时钟控制模块，以在LCLK时钟域中进行时钟控制。本发明采用双时钟域来控制芯片休眠和唤醒，从而可以有效处理开关时钟振荡器带来的毛刺问题，适应性高，稳定性好。
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公开(公告)号：CN114280449A
公开(公告)日：2022-04-05
申请号：CN202111386939.2
申请日：2021-11-22
Applicant: 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国网江苏省电力有限公司 , 国家电网有限公司
IPC: G01R31/28
Abstract: 本发明实施例提供一种数字芯片的测试访问架构与测试访问方法，属于集成电路测试技术领域。所述架构包括：由数字芯片内的所有模块划分的N个测试组；其中，所述N个测试组的每一个测试组中包括多个测试模块，所述每一个测试组中的所述多个测试模块之间被配置为采用分布式测试访问机制进行测试；所述N个测试组之间被配置为采用多路选择测试访问机制进行测试。本发明实施例适用于对大规模数字芯片的测试过程中的架构划分。
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公开(公告)号：CN112579182B
公开(公告)日：2022-01-14
申请号：CN202011349284.7
申请日：2020-11-26
Applicant: 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国网上海市电力公司 , 国家电网有限公司
IPC: G06F9/4401 , G06F1/324
Abstract: 本发明实施例提供一种芯片的唤醒控制系统，属于电子技术领域。所述芯片的唤醒控制系统设置在系统高频时钟域中，且该芯片的唤醒控制系统包括：高频时钟振荡器，用于在接收唤醒信号后开启，其中所述唤醒信号为第一电平信号；唤醒控制模块，用于接收所述第一电平信号，并对其进行信号处理为第二电平信号，发送所述第二电平信号给系统控制模块；系统控制模块，用于在所述高频时钟振荡器处于工作状态并产生时钟信号时，将所述第二电平信号转化为第一脉冲信号，并发送给时钟控制模块；以及时钟控制模块，用于将所述第一脉冲信号转换成第三电平信号，并发送给所述高频时钟振荡器。该唤醒控制系统可以控制芯片快速进入唤醒状态，以减少额外的功耗消费。
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Patent Agency Ranking
公开(公告)号：CN112579182A
公开(公告)日：2021-03-30
申请号：CN202011349284.7
申请日：2020-11-26
Applicant: 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国网上海市电力公司 , 国家电网有限公司
IPC: G06F9/4401 , G06F1/324
Abstract: 本发明实施例提供一种芯片的唤醒控制系统，属于电子技术领域。所述芯片的唤醒控制系统设置在系统高频时钟域中，且该芯片的唤醒控制系统包括：高频时钟振荡器，用于在接收唤醒信号后开启，其中所述唤醒信号为第一电平信号；唤醒控制模块，用于接收所述第一电平信号，并对其进行信号处理为第二电平信号，发送所述第二电平信号给系统控制模块；系统控制模块，用于在所述高频时钟振荡器处于工作状态并产生时钟信号时，将所述第二电平信号转化为第一脉冲信号，并发送给时钟控制模块；以及时钟控制模块，用于将所述第一脉冲信号转换成第三电平信号，并发送给所述高频时钟振荡器。该唤醒控制系统可以控制芯片快速进入唤醒状态，以减少额外的功耗消费。
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公开(公告)号：CN114327255B
公开(公告)日：2025-02-14
申请号：CN202111370701.0
申请日：2021-11-18
Applicant: 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国网山西省电力公司 , 国家电网有限公司
Abstract: 本发明实施例提供一种存储器接口控制器及存储器，属于数据存储领域。所述存储器接口控制器包括：第一通信模块，用于接收外部设备传送的明文数据，并将所接收的明文数据传送给寄存器模块进行存储；加密模块，用于对存储的明文数据进行加密以得到对应的密文数据，并将密文数据传送给缓存模块进行缓存；数据处理模块，用于将寄存器模块所存储的明文数据搬运给加密模块，以及将缓存模块所缓存的密文数据搬运给第二通信模块；所第二通信模块，用于将所接收的密文数据传送给所述存储器。本发明的存储器接口控制器通过增加加密模块，实现了在数据存储源头的加密保证，可保证了数据安全。
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公开(公告)号：CN110750129A
公开(公告)日：2020-02-04
申请号：CN201910964645.X
申请日：2019-10-11
Applicant: 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国家电网有限公司
Abstract: 本发明公开了一种分频电路，包括第一分频器以及第二分频器；第一分频器包括：第一累加器，在接收的时钟信号的每个上升沿来临时计数值加1，且在第一反馈信号的控制下清除第一累加器的计数值；第一比较器，比较第一累加器的计数值和第一分频信号，第一反馈信号为第一比较器的输出信号；第一异或门；第一触发器，第一触发器的输出为第二反馈信号，第一触发器的输出为第一分频器的输出信号div0_clock；第二分频器包括：第二累加器；第二比较器；第二异或门；第二触发器，输出为第二分频器的输出信号div1_clock；其中，div0_clock与div1_clock为相同时钟相位的信号。本发明提供的分频电路可以确保分频时钟先高周期后低周期，以避免不同分频比造成的时钟相位不一致的问题。
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公开(公告)号：CN114327255A
公开(公告)日：2022-04-12
申请号：CN202111370701.0
申请日：2021-11-18
Applicant: 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国网山西省电力公司 , 国家电网有限公司
Abstract: 本发明实施例提供一种存储器接口控制器及存储器，属于数据存储领域。所述存储器接口控制器包括：第一通信模块，用于接收外部设备传送的明文数据，并将所接收的明文数据传送给寄存器模块进行存储；加密模块，用于对存储的明文数据进行加密以得到对应的密文数据，并将密文数据传送给缓存模块进行缓存；数据处理模块，用于将寄存器模块所存储的明文数据搬运给加密模块，以及将缓存模块所缓存的密文数据搬运给第二通信模块；所第二通信模块，用于将所接收的密文数据传送给所述存储器。本发明的存储器接口控制器通过增加加密模块，实现了在数据存储源头的加密保证，可保证了数据安全。
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公开(公告)号：CN110750129B
公开(公告)日：2020-12-11
申请号：CN201910964645.X
申请日：2019-10-11
Applicant: 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国家电网有限公司
Abstract: 本发明公开了一种分频电路，包括第一分频器以及第二分频器；第一分频器包括：第一累加器，在接收的时钟信号的每个上升沿来临时计数值加1，且在第一反馈信号的控制下清除第一累加器的计数值；第一比较器，比较第一累加器的计数值和第一分频信号，第一反馈信号为第一比较器的输出信号；第一异或门；第一触发器，第一触发器的输出为第二反馈信号，第一触发器的输出为第一分频器的输出信号div0_clock；第二分频器包括：第二累加器；第二比较器；第二异或门；第二触发器，输出为第二分频器的输出信号div1_clock；其中，div0_clock与div1_clock为相同时钟相位的信号。本发明提供的分频电路可以确保分频时钟先高周期后低周期，以避免不同分频比造成的时钟相位不一致的问题。
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