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公开(公告)号：CN119473707A
公开(公告)日：2025-02-18
申请号：CN202411243693.7
申请日：2024-09-05
Applicant: 北京智芯微电子科技有限公司 , 西北工业大学
Abstract: 本申请公开了一种处理器的故障处理方法、芯片、故障处理装置、容错系统、电子设备及存储介质。故障处理方法包括：在由第一时段切换至第二时段的第一时刻，获取处理器在第一时段内对存储器执行的第一访问请求，处理器在第一时段内处于第一状态，处理器在第二时段内处于第二状态；确定第一访问请求执行读取请求和写入请求的先后顺序；在第一访问请求先执行读取请求后执行写入请求的情况下，读取第一数据，以使处理器再次执行第一访问请求的读取请求，第一数据为处理器第一时段内读取的数据。故障处理方法在确定处理器存在读后写访存冲突的风险较高的情况下，处理器可以读取第一数据，解决了在处理器出现的读后写访存冲突的技术问题。
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公开(公告)号：CN116702224A
公开(公告)日：2023-09-05
申请号：CN202310491843.5
申请日：2023-05-04
Applicant: 北京智芯微电子科技有限公司 , 西北工业大学
Abstract: 本说明书涉及一种密码核的安全验证方法、装置、电子设备及存储介质。其中，安全验证方法包括：以密码核的执行逻辑为参考，基于信息流模型库中的目标基础模型生成密码核对应的目标信息流模型；其中，密码核对应有逻辑函数，逻辑函数包括运算单元，目标基础模型用于描述在执行运算单元时对电路信号的运算过程；目标信息流模型用于描述在执行密码核时对电路信号的运算过程；针对密码核需要验证的安全属性构建对应的安全属性断言；其中，安全属性断言用于加入目标信息流模型中；通过执行加入安全属性断言后的目标信息流模型，对密码核进行安全验证。本说明书实施例能够基于信息流分析的方式，处理RTL级代码，具有更高的验证效率和验证精度。
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公开(公告)号：CN113254083A
公开(公告)日：2021-08-13
申请号：CN202110717773.1
申请日：2021-06-28
Applicant: 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国网宁夏电力有限公司营销服务中心(国网宁夏电力有限公司计量中心) , 国家电网有限公司
IPC: G06F9/38
Abstract: 本发明涉及处理器领域，提供一种指令处理方法、指令处理系统及处理器、芯片。所述指令处理方法包括：取指级取回指令并缓存；译码级读取取指级缓存的指令并对读取的指令进行译码处理，判断译码后的指令中是否存在IT指令，在确定存在IT指令时对所述IT指令的后续相关联的IT区块指令进行处理；执行级执行译码后的指令，将当前执行结果状态信息反馈到所述译码级。本发明在一时钟周期可以读取多条指令，至少节约一个时钟周期，提高流水线执行效率，从而提高处理器的效率。
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公开(公告)号：CN119576220A
公开(公告)日：2025-03-07
申请号：CN202411518217.1
申请日：2024-10-29
Applicant: 北京智芯微电子科技有限公司 , 国网山西省电力公司信息通信分公司 , 国家电网有限公司
IPC: G06F3/06
Abstract: 本发明公开了一种处理器私有存储架构、访问方法和装置。该处理器私有存储架构包括：私有存储访问单元，用于在接收到目标私有存储指令时，对私有存储单元执行与目标私有存储指令对应的目标操作。该处理器架构具有仅处理器内核可以访问的私有存储单元，用于对私有存储单元进行访问的私有存储访问单元，私有存储单元和私有存储访问单元以及私有存储指令为处理器提供严格意义上的快速数据访问通路，提高处理器访存的性能和实时性。
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公开(公告)号：CN118331493A
公开(公告)日：2024-07-12
申请号：CN202410433380.1
申请日：2024-04-11
Applicant: 北京智芯微电子科技有限公司 , 清华大学
Abstract: 本发明提供一种缓冲存储器数据同步方法、装置和电子设备，属于电子技术领域，数据同步方法包括：获取访问请求对应的目标数据在可见阵列的缓存单元状态变化以及在隐藏阵列中的缓存单元状态；基于访问请求的请求类型、目标数据在可见阵列的缓存单元状态变化和目标数据在隐藏阵列中的缓存单元状态，确定可见阵列和隐藏阵列之间的数据同步策略；其中，可见阵列表征所述访问请求当前使用的存储阵列；隐藏阵列表征所述访问请求当前未使用的另一个存储阵列。本发明用以解决第一存储阵列和第二存储阵列可以在不同的时间点使用相同的数据，完全隔绝两个缓存路径可能带来数据不一致的缺陷。此外，该发明也不会产生新的时间侧信道，保证了数据安全。
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Patent Agency Ranking
公开(公告)号：CN117251393A
公开(公告)日：2023-12-19
申请号：CN202311539242.3
申请日：2023-11-17
Applicant: 北京智芯微电子科技有限公司 , 国网山西省电力公司信息通信分公司 , 国家电网有限公司
Abstract: 本申请公开一种处理器的中断响应方法、中断响应装置、芯片、计算机设备和非易失性计算机可读存储介质。处理器的中断响应方法包括根据当前中断的中断号获取当前中断的入口地址，并取出入口地址的第一条指令，执行第一条指令时流经多级流水；从响应当前中断到执行第一条指令时流经的目标级流水之前，保持全局中断使能开启，以响应目标中断，目标级流水为多级流水中的任一级，目标中断的中断优先级高于当前中断的中断优先级。根据当前中断的中断号获取入口地址，执行入口地址中的第一条指令，在响应当前中断到第一指令执行时对应的流水线最后一个阶段之前，通过将全局中断使能打开，将等待的高优先级中断进行响应，能够及时对高优先级中断进行响应。
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公开(公告)号：CN116450402B
公开(公告)日：2023-08-18
申请号：CN202310708268.X
申请日：2023-06-15
Applicant: 北京智芯微电子科技有限公司 , 国网宁夏电力有限公司营销服务中心(国网宁夏电力有限公司计量中心) , 国家电网有限公司
Abstract: 本发明公开了一种程序流监控方法、编译方法、装置、处理器及计算机设备，所述程序流对应有控制流和数据流；所述控制流包括若干基本块；基本块头部在编译阶段插入有控制流校验指令，以及基本块尾部在链接阶段插入有数据流校验指令；所述程序流监控方法包括：在所述程序流运行到当前基本块的情况下，执行所述当前基本块内的所述控制流校验指令以校验所述控制流的正确性；在所述当前基本块运行至所述数据流校验指令的情况下，确定所述当前基本块的所有指令的CRC签名值，以校验所述数据流的完整性。由此在数据流和控制流上对程序流进行双重监控，可以有效检测程序执行行为与预期不符的问题。
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公开(公告)号：CN116450402A
公开(公告)日：2023-07-18
申请号：CN202310708268.X
申请日：2023-06-15
Applicant: 北京智芯微电子科技有限公司 , 国网宁夏电力有限公司营销服务中心(国网宁夏电力有限公司计量中心) , 国家电网有限公司
Abstract: 本发明公开了一种程序流监控方法、编译方法、装置、处理器及计算机设备，所述程序流对应有控制流和数据流；所述控制流包括若干基本块；基本块头部在编译阶段插入有控制流校验指令，以及基本块尾部在链接阶段插入有数据流校验指令；所述程序流监控方法包括：在所述程序流运行到当前基本块的情况下，执行所述当前基本块内的所述控制流校验指令以校验所述控制流的正确性；在所述当前基本块运行至所述数据流校验指令的情况下，确定所述当前基本块的所有指令的CRC签名值，以校验所述数据流的完整性。由此在数据流和控制流上对程序流进行双重监控，可以有效检测程序执行行为与预期不符的问题。
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公开(公告)号：CN113254082B
公开(公告)日：2021-10-08
申请号：CN202110699799.8
申请日：2021-06-23
Applicant: 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国网宁夏电力有限公司营销服务中心(国网宁夏电力有限公司计量中心) , 国家电网有限公司
IPC: G06F9/38
Abstract: 本发明涉及处理器领域，提供一种条件分支指令处理方法及系统、CPU、芯片。所述条件分支指令处理方法包括：译码级对接收自取指级的指令进行译码，并将译码后的指令发送至执行级，其中译码后的指令包含条件分支指令以及条件分支指令的目标地址；译码级在接收到反馈自执行级的下一时钟周期可继续执行指令的确认信号的情况下，将条件分支指令的目标地址发送至取指级；取指级在接收到来自执行级的条件分支指令跳转确认信号的情况下，预取所述条件分支指令的目标地址的数据。本发明基于流水线结构实现条件分支指令处理，无需同时取顺序地址和目标地址的数据，降低功耗浪费，条件分支不跳转时流水线也不会停顿，提升系统性能。
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公开(公告)号：CN110008154B
公开(公告)日：2020-08-21
申请号：CN201910304546.9
申请日：2019-04-16
Applicant: 北京智芯微电子科技有限公司 , 国网信息通信产业集团有限公司 , 国家电网有限公司 , 国网宁夏电力有限公司电力科学研究院
Abstract: 本发明公开了一种提高处理器与访存总线时序的方法及内存属性预测器，该方法包括：将处理器中设置内存属性预测器，内存属性预测器包括多个存储内存属性的寄存器单元，每个寄存器单元的地址是内存空间的地址范围按照内存属性类别进行分类后的每一类别中的所有地址的tag位段；当处理器接收到访问指令后对内存属性进行预测，该预测过程包括：内存属性预测器根据所述访问指令中的访问地址找到该访问地址的tag位段从而找到其对应的区域，将该区域中的寄存器单元的内存属性作为预测的内存属性；处理器将该预测的内存属性输出。该提高处理器与访存总线时序的方法及内存属性预测器能够提高CPU与外围总线或设备的接口时序，从而提高MCU的性能。
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