一种基于三段式CORDIC算法的复乘单元的FFT硬件加速电路

    公开(公告)号:CN119226674A

    公开(公告)日:2024-12-31

    申请号:CN202411248315.8

    申请日:2024-09-06

    Abstract: 本发明涉及一种基于三段式CORDIC算法的复乘单元的FFT硬件加速电路,属于无线通信电路领域。该电路包括地址产生单元、随机存储单元、旋转角度产生单元、基于三段式CORDIC算法的复乘单元、基四蝶形单元、输出处理单元和倒序单元。其中,基于三段式CORDIC算法的复乘单元采用流水线结构,将迭代过程分为三个阶段,利用ROM表存储预先计算好的迭代结果,并通过角度二极化编码和移位相加操作实现复数乘法运算。与传统的FFT算法相比,本发明具有运算速度快、存储压力小、资源消耗少等优点,适用于无线通信、图像处理等领域的信号处理任务。旨在解决传统FFT算法计算量大、存储压力大、运算缓慢和资源消耗大的问题。

    一种低时延可重构的维特比译码电路

    公开(公告)号:CN119051672A

    公开(公告)日:2024-11-29

    申请号:CN202411219850.0

    申请日:2024-09-02

    Abstract: 本发明涉及一种低时延可重构的维特比译码电路,属于无线数字通信技术领域。电路包括控制单元、可重构分支度量生成单元、可重构路径度量存储单元、加比选单元、幸存路径存储单元和回溯单元。控制单元接收码率、约束长度和截断长度信息,并根据接收到的信息生成重构信息,以控制后续译码电路的重构。可重构分支度量生成单元根据码率信息选择不同的分支度量生成单元,并采用软判决方法计算欧式距离,生成分支度量值。本发明通过可重构设计,实现了对多种码率和约束长度的支持,并通过改进型回溯算法降低了译码延时,提高了维特比译码电路的灵活性和可用度,使其能够满足高速通信和功耗敏感的应用需求。

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