公开(公告)号：CN118093018B

公开(公告)日：2025-04-11

申请号：CN202311745399.1

申请日：2023-12-19

Applicant: 北京理工大学

Inventor： 李潇然 ,  袁易扬 ,  杨镒铭 ,  王兴华 ,  魏玺 ,  吕世东 ,  侯志显 ,  唐美妮 ,  陈其睿 ,  张锋

IPC: G06F9/30

Abstract: 本发明属于集成电路及处理器技术领域，涉及存内计算核、运算方法、存内处理器及处理方法。存内处理器采用多个存内计算核独立可编程设计、自定义指令架构及顶层主从通信方式，包括多个独立的存内计算核、顶层控制器、顶层指令缓存、顶层权重缓存和顶层激活缓存及时钟和电源模块。每一独立的存内计算核中包含核内指令缓存、核内权重缓存、核内激活缓存、核内计算结果缓存，每个存内计算核与相邻存内计算核连接总线通信。存内处理器使用单条指令同时控制多个存内计算核进行包括向量乘加在内的神经网络计算。通过控制存内计算核实现存内计算核间和存内计算核与处理器间的数据传递。通过控制存内计算核进行各种丰富的数学运算，实现高能效计算。

公开(公告)号：CN116339680A

公开(公告)日：2023-06-27

申请号：CN202211315708.7

申请日：2022-10-26

Applicant: 北京理工大学

Inventor： 杨镒铭 ,  李潇然 ,  吕世东 ,  王乾 ,  袁易扬 ,  张锋 ,  王兴华

IPC: G06F7/544 ,  G06N3/063

Abstract: 本发明属于集成电路设计技术领域，涉及一种实时的多端口并行读写近存处理器。所述近存处理器，采用多核共享存储近存设计、自定义原子级指令架构及定制实时变精度乘加器，包括与共享存储器相连的多个近存计算核；所述近存计算核中又有指令存储空间，控制端口输入原子级指令，每个近存计算核中计算模块又包含实时变精度乘加器，所述乘加器采用迭代结构。所述处理器能随时刷新数据缓存器中数据并实时读写共享存储器中数据；通过控制计算模块组成各种丰富算子，以支持除乘加计算以外的神经网络运算；将不同位宽的部分积结果通过加法器组合，能自适应于不同位宽且完成多种精度向量内积，在高主频下依然能单拍内完成乘加运算，从而提供极高的实时性。

公开(公告)号：CN118093018A

公开(公告)日：2024-05-28

申请号：CN202311745399.1

申请日：2023-12-19

Applicant: 北京理工大学

Inventor： 李潇然 ,  袁易扬 ,  杨镒铭 ,  王兴华 ,  魏玺 ,  吕世东 ,  侯志显 ,  唐美妮 ,  陈其睿 ,  张锋

IPC: G06F9/30

Abstract: 本发明属于集成电路及处理器技术领域，涉及存内计算核、运算方法、存内处理器及处理方法。存内处理器采用多个存内计算核独立可编程设计、自定义指令架构及顶层主从通信方式，包括多个独立的存内计算核、顶层控制器、顶层指令缓存、顶层权重缓存和顶层激活缓存及时钟和电源模块。每一独立的存内计算核中包含核内指令缓存、核内权重缓存、核内激活缓存、核内计算结果缓存，每个存内计算核与相邻存内计算核连接总线通信。存内处理器使用单条指令同时控制多个存内计算核进行包括向量乘加在内的神经网络计算。通过控制存内计算核实现存内计算核间和存内计算核与处理器间的数据传递。通过控制存内计算核进行各种丰富的数学运算，实现高能效计算。