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公开(公告)号：CN119884015A
公开(公告)日：2025-04-25
申请号：CN202411449762.X
申请日：2024-10-17
Applicant: 北京超弦存储器研究院 , 清华大学
Abstract: 本申请涉及一种基于数据相似性的DRAM‑PIM加速器设计方法。所述方法用于神经网络计算中，DRAM‑PIM加速器设计方法应用于存算一体系统中，存算一体系统中包括存储阵列、预处理单元和计算单元，该方法包括：将多个待处理数据从存储阵列中读取至预处理单元，并基于各待处理数据确定基准数据，各待处理数据在存储阵列中物理上连续存储；在预处理单元中，对基准数据与各待处理数据进行异或处理，得到多个目标数据；将基准数据和各目标数据读取至计算单元，以进行数据计算包括。采用本方法能够有效提高存算一体系统能效。
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公开(公告)号：CN118445310A
公开(公告)日：2024-08-06
申请号：CN202410320458.9
申请日：2024-03-20
Applicant: 北京超弦存储器研究院 , 清华大学
IPC: G06F16/245 , G06F18/22 , G06F18/23
Abstract: 本申请涉及用于搜索算法的基于DRAM存内计算架构设计装置，其特征在于，所述装置包括处理模块，所述处理模块包括计算模块和多个管理模块；所述计算模块，用于从所述多个管理模块中确定与主机发送的计算请求对应的目标管理模块，并获取所述目标管理模块的聚类中心向量；所述计算模块，用于确定所述计算请求中查询向量与所述聚类中心向量的第一距离；所述计算模块，用于获取所述目标管理模块的各预设向量与所述聚类中心向量的第二距离；所述计算模块，用于根据所述第一距离和各所述预设向量对应的第二距离，从各所述第二距离中确定目标距离，并向所述主机发送所述目标距离。采用本装置能够降低数据传输的延迟、降低CPU的能耗。
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公开(公告)号：CN119576997A
公开(公告)日：2025-03-07
申请号：CN202411556495.6
申请日：2024-11-04
Applicant: 北京超弦存储器研究院 , 清华大学
IPC: G06F16/2458 , G06F16/2455 , G06F16/245 , G06F15/78
Abstract: 本申请涉及一种针对DRAM存内计算的大规模数据搜索方法、装置、存储器、可读存储介质和程序产品。应用于存储器，所述方法包括：在接收到外部设备发送的携带查询向量的查询事务请求后，从多个计算单元中确定目标计算单元；利用目标计算单元基于查询向量从多个存储单元中的第一映射表中查询到多个目标聚类中心向量；利用目标计算单元计算查询向量与各目标聚类中心向量的距离得到多个距离值；并基于多个距离值和多个目标聚类中心向量构建第二映射表，将第二映射表存储至多个存储单元；利用多个存储单元和目标计算单元基于各基向量和第二映射表查询得到与查询向量相似的R个目标基向量；并将R个目标基向量发送至外部设备。采用本方法能够降低搜索延迟。
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Patent Agency Ranking
公开(公告)号：CN118445161A
公开(公告)日：2024-08-06
申请号：CN202410320467.8
申请日：2024-03-20
Applicant: 北京超弦存储器研究院 , 清华大学
IPC: G06F11/34
Abstract: 本申请涉及一种针对DRAM‑PIM的仿真器设计装置，其特征在于，装置包括译码模块、控制模块和存内处理模块，控制模块包括第一控制模块、第二控制模块和仲裁模块，存内处理模块包括计算模块和多个管理模块；译码模块，用于接收主机发送的请求，并识别请求的类型；第一控制模块，用于在请求的类型为计算请求的情况下，对计算请求进行分解，得到计算请求对应的基本指令，向仲裁模块发送基本指令；仲裁模块，用于向计算请求对应的管理模块发送基本指令；计算请求对应的管理模块，用于调用计算模块对基本指令进行处理得到DRAM‑PIM的第一仿真结果；计算模块，用于输出DRAM‑PIM的第一仿真结果。采用本方法能够提高仿真的通用性。
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公开(公告)号：CN119903016A
公开(公告)日：2025-04-29
申请号：CN202411443914.5
申请日：2024-10-16
Applicant: 北京超弦存储器研究院 , 清华大学
IPC: G06F15/78 , G06F15/173
Abstract: 本申请涉及一种多层级计算颗粒度的DRAM‑PIM计算架构和计算系统。该多层级计算颗粒度的DRAM‑PIM计算架构包括多个不同的存算融合单元；该多个不同的存算融合单元，用于执行存算等级不同的存算任务；其中，该存算等级不同的存算任务对应的计算颗粒度不同。本申请提供的多层级计算颗粒度的DRAM‑PIM计算架构，设置有多个不同的存算融合单元，可以用于执行计算颗粒度不同的存算任务，相比于现有技术中计算架构的计算颗粒度固定，仅能执行部分与之计算颗粒度对应的存算任务，本申请提供的多层级计算颗粒度的DRAM‑PIM计算架构可以执行多种计算颗粒度的存算任务，根据存算任务颗粒度的不同，灵活采用对应的存算融合单元执行存算任务，有效的提高了计算架构的可用性。
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公开(公告)号：CN117389466A
公开(公告)日：2024-01-12
申请号：CN202311099768.4
申请日：2023-08-29
Applicant: 清华大学
IPC: G06F3/06 , G11C11/4096 , G11C11/4091 , G06F15/78
Abstract: 本申请涉及一种可重构智能存算一体处理器及存算架构设计装置。所述装置包括：多个存储单元、选择器和驱动组件；选择器分别连接各存储单元和驱动组件；各存储单元分别与选择器和驱动组件连接；选择器，用于根据第一待处理数据激活内存中目标列内的目标存储单元，并向驱动组件发送第一驱动信号；还用于根据第二待处理数据激活内存中目标行内的所有存储单元，并向驱动组件发送第二驱动信号；驱动组件，用于根据第一驱动信号，将第一待处理数据写入到目标存储单元中；还用于根据第二驱动信号，将第二待处理数据写入到目标行内的所有存储单元。本装置仅需要两个周期即可在存储列上存储数据，这提高了数据的写入效率。
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公开(公告)号：CN117349224A
公开(公告)日：2024-01-05
申请号：CN202311094692.6
申请日：2023-08-28
Applicant: 清华大学
IPC: G06F15/78
Abstract: 本申请涉及一种基于DRAM的高能效存算一体架构、数据处理方法和设备。计算单元，用于根据动态随机存取存储器DRAM中模型的权重数据中比特位信息的读取顺序，从存储单元中读取模型的权重数据中位于第一比特位的第一比特位信息。计算单元，用于获取与第一比特位对应的第二比特位的第二比特位信息，并基于第一比特位信息和第二比特位信息，确定比特位对所对应的初始计算结果；第二比特位为输入数据中的一个比特位，比特位对包括第一比特位和第二比特位。计算单元，还用于基于各比特位对所对应的初始计算结果，得到输入数据的识别结果。能够避免高比特位宽的计算单元开销，降低计算单元所占芯片的面积，提高系统的性能。
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公开(公告)号：CN117494774A
公开(公告)日：2024-02-02
申请号：CN202311308175.4
申请日：2023-10-10
Applicant: 清华大学
Abstract: 本申请涉及一种基于存算一体架构的数据处理方法，所述方法包括：在存储器的任一运算阵列中，对多个激活值进行稀疏编码处理得到多个编码结果，通过运算阵列中的多条运算线路对多个编码结果进行逻辑运算，并在运算过程中，对多条运算线路进行负载平衡处理。本方法通过对输入的激活值进行稀疏编码，利用稀疏编码固有的比特级稀疏对乘加运算进行加速，一定程度上放大稀疏度且减少了部分积的数量，从而提高了加法树在进行累加时的运算速率。由于稀疏编码存在固有的负载不平衡问题，本方法对运算线路进行了负载平衡处理，可以将数据分摊到多条运算线路，从而提高整体的并发处理能力，使得计算周期进一步减少，提升了存算一体架构的运算效率。
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