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公开(公告)号：CN112687684B
公开(公告)日：2025-01-10
申请号：CN202011094471.5
申请日：2020-10-14
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本公开是关于一种高电压晶体管结构与其制作方法，描述了一种用于形成(i)具有多晶硅栅极电极和氧化硅栅极介电质整合的输入/输出(I/O)鳍式场效应晶体管以及(ii)具有金属栅极电极和高介电常数栅极介电质的非输入/输出场效应晶体管的方法。此方法包括在半导体基板的第一区域上沉积氧化硅层以及在半导体基板的第二区域上沉积高介电常数介电层；在氧化硅和高介电常数介电层上沉积多晶硅层；图案化多晶硅层，以在氧化硅层上形成第一多晶硅栅极电极结构，并在高介电常数介电层上形成第二多晶硅栅极电极结构，其中第一多晶硅栅极电极结构比第二多晶硅栅极电极结构宽并且比氧化硅层窄。此方法还包括用金属栅极电极结构代替第二多晶硅栅极电极结构。
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公开(公告)号：CN113517299B
公开(公告)日：2023-07-04
申请号：CN202110039606.6
申请日：2021-01-13
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种形成铁电随机存取存储器(FeRAM)器件的方法，包括：依次在衬底上形成第一层堆叠和第二层堆叠，其中，第一层堆叠和所述第二层堆叠具有相同的层状结构，层状结构包括在第一介电材料层上方的第一导电材料层，其中，第一层堆叠延伸超过第二层堆叠的横向范围；形成延伸穿过该第一层堆叠和第二层堆叠的沟槽；用铁电材料加衬该沟槽的侧壁和底部；在铁电材料的上方的沟槽中共形地形成沟道材料；用第二介电材料填充该沟槽；在第二介电材料中形成第一开口和第二开口；以及用第二导电材料填充第一开口和第二开口。本发明的实施例还涉及铁电随机存取存储器器件。
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公开(公告)号：CN115497954A
公开(公告)日：2022-12-20
申请号：CN202210476288.4
申请日：2022-04-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11585 , H01L27/1159
Abstract: 一种记忆体装置及其制造半导体装置的方法，记忆体装置包括第一记忆体单元。第一记忆体单元包括:沿横向延伸的第一导体结构；第一记忆体薄膜，其包括第一部分环绕第一导体结构的第一部分；及环绕第一记忆体薄膜的第一部分的第一半导体薄膜。第二导体结构沿垂直方向延伸并且沿横向耦接第一半导体薄膜的第一端部。第三导体结构沿垂直方向延伸并且沿横向耦接第一半导体薄膜的第二端部。
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公开(公告)号：CN115497953A
公开(公告)日：2022-12-20
申请号：CN202210072244.5
申请日：2022-01-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11585 , H01L27/1159 , H01L27/11597
Abstract: 一种半导体元件、半导体晶片以及制造半导体元件的方法，半导体元件包含源极以及在第一方向上与源极分隔开的漏极。通道层在垂直于第一方向的第二方向上径向向外设置于源极和漏极的至少一个径向外表面，通道层在第一方向上延伸。记忆层在第二方向上设置于通道层的径向外表面上，且在第一方向上延伸。接触结构介于通道层以及源极和/或漏极的至少一部分之间，接触结构具有比通道层低的电阻。
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公开(公告)号：CN114975473A
公开(公告)日：2022-08-30
申请号：CN202110863620.8
申请日：2021-07-29
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11587 , H01L27/1159 , H01L27/11597
Abstract: 本揭示描述了一种记忆体装置及用以制造记忆体装置的方法。记忆体装置包括第一记忆体阵列，该第一记忆体阵列包括：多个记忆体串，该多个记忆体串沿着第一侧向方向及第二侧向方向彼此间隔开，记忆体串中的每一者包括沿着垂直方向配置的多个记忆体单元；以及多个第一导电结构，该多个第一导电结构沿着垂直方向延伸；其中多个第一导电结构中的每一者包括第一部分及第二部分。第一部分沿着垂直方向延伸以跨越多个记忆体串中的对应对的多个记忆体单元，并且第二部分沿着垂直方向安置在第一部分之上；并且其中第二部分沿着第一侧向方向或第二侧向方向中的至少一者延伸超出第一部分。
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Patent Agency Ranking
公开(公告)号：CN109786436B
公开(公告)日：2022-08-23
申请号：CN201811234442.7
申请日：2018-10-23
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L29/06 , H01L29/78 , H01L21/336
Abstract: 在一些实施例中，本发明涉及有源区内的晶体管器件和相关的形成方法，该有源区具有被配置为减小晶体管器件对由相邻隔离结构中的凹陷引起的性能劣化(扭结效应)的敏感度的形状。该晶体管器件具有衬底，该衬底包括限定衬底的上表面内的沟槽的内表面。一种或多种介电材料布置在沟槽内。一种或多种介电材料限定暴露衬底的上表面的开口。该开口具有位于衬底内的源极区域上方的源极开口、位于衬底内的漏极区域上方的漏极开口以及位于源极开口和漏极开口之间的沟道开口。源极开口和漏极开口具有小于沟道开口的宽度。栅极结构在源极区域和漏极区域之间且在开口上方延伸。
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公开(公告)号：CN114914249A
公开(公告)日：2022-08-16
申请号：CN202110687176.9
申请日：2021-06-21
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/11587 , H01L27/1159 , H01L27/11597
Abstract: 一种半导体晶片及其制造方法，半导体晶片包含装置部分和接口部分。此装置部分包含在第一方向上延伸的主动记忆体装置的阵列。接口部分在第一方向上与装置部分的轴向端部相邻。接口部分在垂直方向上具有阶梯形轮廓，并且包含虚设记忆体装置的阵列和栅极孔的阵列。虚设记忆体装置在第一方向上与主动记忆体装置轴向地对齐，每个虚设记忆体装置包含至少一个接口孔。此外，栅极孔的阵列的每一行都在第一方向上延伸，并且在垂直于第一方向的第二方向上与虚设记忆体装置的阵列的行平行。每个栅极孔电耦合到位于其附近的虚设记忆体装置的至少一个接口孔。
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公开(公告)号：CN114843264A
公开(公告)日：2022-08-02
申请号：CN202110676849.0
申请日：2021-06-18
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种集成电路结构及其形成方法，集成电路结构包含半导体基材、浅沟槽隔离区域和电容器。浅沟槽隔离区域嵌入在半导体基材中。电容器包含第一导电堆叠和第二导电堆叠。第一导电堆叠包含完全地设置在浅沟槽隔离区域内的第一虚设栅极条以及位在第一金属电容器条上的多个第一金属虚设栅极接触件。第二导电堆叠包含完全地设置在浅沟槽隔离区域内并且与第一虚设栅极条平行延伸的第二虚设栅极条，以及位在第二虚设栅极条上的多个第二虚设栅极接触件，其中第一导电堆叠与第二导电堆叠是电隔离的。
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公开(公告)号：CN114725123A
公开(公告)日：2022-07-08
申请号：CN202210140334.3
申请日：2022-02-16
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/1159 , H01L27/11585 , H01L27/11597
Abstract: 一种半导体装置、半导体晶片与制造半导体晶片的方法，半导体装置包含一源极结构，该源极结构包含主动源极部分、在垂直方向上与主动源极部分间隔开的非主动源极部分、及插入主动源极部分与非主动源极部分之间的第一介电结构。漏极结构在第一方向上与源极结构间隔开。通道层设置于源极结构及漏极结构的外表面上。记忆体层设置于通道层的外表面上，以便包覆于通道层周围。至少一栅极层与主动源极部分电连接。
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公开(公告)号：CN114695376A
公开(公告)日：2022-07-01
申请号：CN202210032310.6
申请日：2022-01-12
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/1159 , H01L27/11597
Abstract: 一种半导体装置，记忆体装置及其制造方法，半导体装置包含沿垂直方向延伸的第一导电结构及沿垂直方向延伸的第二导电结构。第二导电结构沿一侧向与第一导电结构间隔开。半导体装置进一步包含多个第三导电结构，各个第三导电结构沿该侧向延伸。多个第三导电结构跨第一导电结构及第二导电结构设置。第一导电结构及第二导电结构各具有沿该侧向的变化宽度。根据第一导电结构及第二导电结构的变化宽度，多个第三导电结构具有个别不同的厚度。
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