公开(公告)号：CN119167867A

公开(公告)日：2024-12-20

申请号：CN202410944236.4

申请日：2024-07-15

Applicant: 台湾积体电路制造股份有限公司

Inventor： 陈卿芳 ,  谢昂志 ,  罗伟恒 ,  林恒毅 ,  张志伟

IPC: G06F30/392 ,  G06F30/3947 ,  G06F30/398

Abstract: 一种集成电路设计实现系统、验证方法及计算机程序产品。集成电路设计实现系统包含合成工具，用以：接收每个第一元件的行为描述；基于多个第一元件的行为描述产生多个第一网络连线表；接收多个第二元件的连接信息，连接信息包含多个第一元件及多个第二元件之间的实体配置及连接性；产生多个第三元件，每个第三元件可操作地对应于由多个第一元件中的一者及多个第二元件中的一者所形成的配对之间的界面；以及基于第一、第二、第三顶点及边缘来将多个第一网络连线表转变为第二网络连线表。多个第一顶点、多个第二顶点及多个第三顶点分别对应于多个第一元件、多个第二元件及多个第三元件。

公开(公告)号：CN114925646A

公开(公告)日：2022-08-19

申请号：CN202110813208.5

申请日：2021-07-19

Applicant: 台湾积体电路制造股份有限公司

Inventor： 许静 ,  林恒毅 ,  庄易霖

IPC: G06F30/392 ,  G06F30/394 ,  G06F30/398 ,  G06F115/06

Abstract: 一种布线后壅塞优化方法与壅塞优化平台，方法包括以下步骤：在集成电路布局上的群集盒中识别第一设计规则检查违例；将第一目标单元定位在群集盒中的第一原始位置，第一目标单元连接至第一设计规则检查违例；在群集盒中检测第一目标单元的多个第一候选位置；计算与所述多个第一候选位置相关联的多个资源成本；在所述多个第一候选位置中判定与第一目标单元的最小资源成本相关联的第一重定位位置；及将第一目标单元自第一原始位置重定位至第一重定位位置。

公开(公告)号：CN113935277A

公开(公告)日：2022-01-14

申请号：CN202110491860.X

申请日：2021-05-06

Applicant: 台湾积体电路制造股份有限公司

Inventor： 黄于真 ,  林恒毅 ,  庄易霖

IPC: G06F30/398 ,  G06F30/392 ,  G06K9/62

Abstract: 本揭露提供一种设计规则检查的系统、方法与其非暂态计算机可读媒介，用于修复设计规则检查(design rule check；DRC)违规的系统与方法包含接收具有设计规则检查违规的布局图案，基于此布局图案与多个先前所分析的布局图案的比较来决定此布局图案为正常值。此比较可通过异常侦测演算法来进行。系统与方法亦可包含当决定此布局图案为正常值时，从先前应用至多个先前所分析的布局图案的配方库中选择一配方，用以修复布局片段中的设计规则检查违规。

公开(公告)号：CN114201939A

公开(公告)日：2022-03-18

申请号：CN202011230270.3

申请日：2020-11-06

Applicant: 台湾积体电路制造股份有限公司 ,  台积电(南京)有限公司

Inventor： 庄易霖 ,  刘松 ,  陈培培 ,  林恒毅 ,  林士尧 ,  王锦贤

IPC: G06F30/392 ,  G06F30/394 ,  G06F30/398

Abstract: 本申请涉及用于修复布局违规的方法和系统。一种方法，包括以下操作：接收第一布局的设计规则违规；根据第一布局的第一芯片特征，将设计规则违规的第一违规分类为预定义类别的第一类别；为第一布局的第一芯片特征中的至少一个第一芯片特征生成与第一违规相关联的第一向量阵列；根据所述第一向量阵列，从预存操作中选择第一操作；基于第一布局和第一操作来生成第二布局。