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公开(公告)号：CN117316935A
公开(公告)日：2023-12-29
申请号：CN202311156927.X
申请日：2023-09-08
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L23/64 , H01L23/485 , H01L21/60
Abstract: 根据本公开的实施例，一种半导体器件包括包含第一接合层的第一管芯和包括第二混合接合层的第二管芯。第一接合层包括第一介电层和嵌入第一介电层的第一金属线圈。第二接合层包括第二介电层和嵌入第二介电层的第二金属线圈。第二混合接合层接合至第一混合接合层，使得第一介电层接合至第二介电层，并且第一金属线圈接合至第二金属线圈。本公开的实施例还提供了一种半导体器件结构和一种形成半导体器件的方法。
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公开(公告)号：CN114927612A
公开(公告)日：2022-08-19
申请号：CN202210015064.3
申请日：2022-01-07
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本发明实施例是有关于一种存储单元、具有存储单元的半导体器件及制造存储单元的方法。一种存储单元包括介电结构、存储元件结构以及顶部电极。存储元件结构设置在介电结构中，且存储元件结构包括第一部分及第二部分。第一部分包括第一侧及与第一侧相对的第二侧，其中第一侧的宽度小于第二侧的宽度。第二部分连接到第一部分的第二侧，其中第二部分的宽度大于第一侧的宽度。顶部电极设置在存储元件结构上，其中第二部分设置在第一部分与顶部电极之间。
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公开(公告)号：CN113497088A
公开(公告)日：2021-10-12
申请号：CN202110140986.2
申请日：2021-02-02
Applicant: 台湾积体电路制造股份有限公司
IPC: H01L27/24
Abstract: 本发明的实施例涉及一种集成电路。该集成电路具有布置在衬底上方并分别包括多个相互堆叠的位线的多个位线堆叠件。数据存储结构位于多个位线堆叠件上方，选择器位于数据存储结构上方。字线位于选择器上方。该选择器配置为选择性地允许电流通过多个位线和字线之间。该多个位线堆叠件包括第一位线堆叠件、第二位线堆叠件和第三位线堆叠件。第一和第三位线堆叠件是离第二位线堆叠件的相对侧最近的位线堆叠件。第二位线堆叠件与第一位线堆叠件相隔第一距离并且进一步与第三位线堆叠件相隔第二距离，第二距离大于第一距离。本发明的实施例还涉及一种形成集成电路的方法。
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公开(公告)号：CN112306399A
公开(公告)日：2021-02-02
申请号：CN202010751000.0
申请日：2020-07-30
Applicant: 台湾积体电路制造股份有限公司
Abstract: 介绍了包括至少一个存储器单元的存储器器件。至少一个存储器单元中的每个耦合至位线和字线。至少一个存储器单元中的每个包括存储器元件和选择器元件，其中，存储器元件配置为存储至少一个存储器单元的数据。选择器元件串联耦合至存储器元件，并且配置为选择用于读取操作的存储器元件并且在读取操作中放大存储在存储器元件中的数据。本发明的实施例还涉及存储器单元、存储器器件及其使用方法。
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公开(公告)号：CN111863866A
公开(公告)日：2020-10-30
申请号：CN201911072850.1
申请日：2019-11-05
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本揭示内容的各个实施方式涉及包括清除层的电阻式随机存取记忆体(PRAM)装置。位元线覆盖半导体基板。数据储存层围绕位元线的外部侧壁和顶表面。字元线覆盖数据储存层。清除层介于字元线和位元线之间，使得清除层的底表面与位元线的底表面对准。清除层的侧向厚度小于清除层的垂直厚度。
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Patent Agency Ranking
公开(公告)号：CN116419574A
公开(公告)日：2023-07-11
申请号：CN202310131134.6
申请日：2023-02-17
Applicant: 台湾积体电路制造股份有限公司
Abstract: 本申请的实施例公开了一种形成存储器器件的方法。根据本公开的方法包括在第一晶圆中形成多个晶体管并在第二晶圆中形成存储器阵列。第一晶圆的第一表面包括电耦接到晶体管的第一多个接合焊盘。存储器阵列包括多个铁电隧道结(FTJ)堆叠件。第二晶圆的第二表面包括电耦接到FTJ堆叠件的第二多个接合焊盘。该方法还包括对第二晶圆中的FTJ堆叠件执行热处理，并且在执行热处理之后，将第一晶圆的第一表面与第二晶圆的第二表面接合。晶体管通过第一多个接合焊盘和第二多个接合焊盘耦接到存储器阵列。
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公开(公告)号：CN111261661B
公开(公告)日：2023-05-26
申请号：CN201911200857.7
申请日：2019-11-29
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种半导体器件包括：逻辑电路，包括设置在衬底上方的晶体管；多层，每个层包括分别设置在逻辑电路上方的金属布线层和层间介电层；以及存储器阵列。金属布线的多层以更靠近衬底的顺序包括第一层、第二层、第三层和第四层，并且存储器阵列包括设置在第三层中的下部多层。本发明的实施例还涉及半导体器件的制造方法。
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公开(公告)号：CN110970073B
公开(公告)日：2022-03-18
申请号：CN201910924590.X
申请日：2019-09-27
Applicant: 台湾积体电路制造股份有限公司
Abstract: 一种相变记忆电路、用于相变记忆装置的方法、脉冲产生系统。方法包括将脉冲序列施加于相变记忆装置，脉冲序列的每个脉冲包括脉冲编号、振幅、前缘、脉冲宽度和后缘，其中后缘的持续时间比前缘的持续时间还要长。施加脉冲序列的操作包括在增加脉冲编号时增加幅度、脉冲宽度和后缘持续时间的其中至少一者。此方法还包括改变相变记忆装置的电导准位，以回应于施加脉冲序列。
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公开(公告)号：CN111640860A
公开(公告)日：2020-09-08
申请号：CN201910512108.1
申请日：2019-06-13
Applicant: 台湾积体电路制造股份有限公司
Abstract: 在一些实施方式中，本揭示内容关于一种集成晶片，其包括设置在底部电极之上的相变材料，并且相变材料配置为当温度变化时从晶质结构变为非晶质结构。顶部电极设置在相变材料的上表面之上。通孔电性接触顶部电极的顶表面。此外，相变材料的上表面的最大宽度小于相变材料的底表面的最大宽度。
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