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公开(公告)号：CN107046500B
公开(公告)日：2019-08-30
申请号：CN201710359177.4
申请日：2017-05-19
Applicant: 合肥工业大学 , 合肥工大先行微电子技术有限公司
IPC: H04L12/715 , H04L12/761 , H04L12/801
Abstract: 本发明公开了一种应用于层次化片上网络的两级拆分路由器及其路由算法，其特征是，两级拆分路由器是将路由器的译码模块设置为多播路由计算模块；多播路由计算模块包括分类译码单元YM、单播数据包路由计算单元SR、多播上行数据包路由计算单元UR、多播下行数据包路由计算单元DR和输出端口寄存单元。本发明能对混合多播路由算法作一定的优化改善，对多播数据包中的数据通过两级拆分的方法进行有选择的拆分传输，以期降低多播数据包的延迟，同时优化上层网络的拥塞状况。
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公开(公告)号：CN108173624A
公开(公告)日：2018-06-15
申请号：CN201810060361.3
申请日：2018-01-22
Applicant: 合肥工业大学 , 合肥工大先行微电子技术有限公司
CPC classification number: H04L1/0054 , H03M13/13 , H04L1/0057
Abstract: 本发明公开了一种部分译码的极化码串行抵消译码电路及其方法，其特征是包括：二进制相移键控调制模块、似然比计算模块、比特硬判决模块；所述二进制相移键控调制模块根据接收序列产生初始似然比；所述似然比计算模块包括个计算阶段依次递归连接，所述比特硬判决模块根据最后阶段输出的一对似然比进行符号判决输出译码结果。本发明只对相邻信道至少有一位信息比特进行成对译码，缩短译码周期的同时能够有效地减少似然比计算单元的数目以及降低开启次数，进而降低译码器的整体功耗，最终使整个译码器可以达到快速低功耗的目的。
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公开(公告)号：CN104901695A
公开(公告)日：2015-09-09
申请号：CN201510377762.8
申请日：2015-06-29
Applicant: 合肥工业大学 , 合肥工大先行微电子技术有限公司
IPC: H03M1/10
Abstract: 本发明公开了一种用于TIADC采样时间误差的校准模块，TIADC是由数据转换模块和数据复合模块构成，数据转换模块是由M个采样保持电路和M个子通道ADC构成的M个通道而组成，在数据转换模块上并联设置一参考通道，从而形成带参考通道的数据转换模块；参考通道由一个采样保持电路和一个单bit参考通道ADC串联而成；在带参考通道的数据转换模块和数据复合模块之间设置校准模块；校准模块是由M个自相关运算模块、存储器、M-1个求差模块以及M-1个误差补偿模块组成。本发明适用于任意通道的TIADC系统校准且适用于整个Nyquist采样频率以内的信号，能简单的获得各通道之间的相对采样时间误差并进行高效的补偿，从而以较小的硬件开销快速准确地实现通道间时间误差校准。
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公开(公告)号：CN103198789B
公开(公告)日：2014-08-06
申请号：CN201310080453.5
申请日：2011-09-28
Applicant: 合肥工业大学 , 合肥工大先行微电子技术有限公司
IPC: G09G3/32
Abstract: 本发明公开了一种具有高恒流精度的LED显示屏恒流驱动电路，包括基准电压源电路、恒流调节电路、电压采样电路、电流镜像比自调电路、电流镜电路及显示帧数据处理电路。基准电压源电路包括七级环路振荡器和带隙基准电路；电压采样电路包括差分比较器和逻辑处理电路；电流镜像比自调电路包括多个逻辑和时序电路；电路的输出驱动通道端口设置有13V耐压电路，包括两个NMOS管。恒流调节电路包括一个比较器、一个电流偏置管和一个外置接地电阻，通过调节外置接地电阻的大小调节恒定电流I0。本发明的驱动电路，具有可提高芯片的恒流精度、能增多LED显示屏灰度层次和加大亮度对比度、以较低成本解决输出驱动通道端口的耐压问题等优点。
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公开(公告)号：CN103150990A
公开(公告)日：2013-06-12
申请号：CN201310080466.2
申请日：2011-09-28
Applicant: 合肥工业大学 , 合肥工大先行微电子技术有限公司
IPC: G09G3/32
Abstract: 本发明公开了一种具有多种镜像比的LED显示屏恒流驱动电路，包括基准电压源电路、恒流调节电路、电压采样电路、电流镜像比自调电路、电流镜电路及显示帧数据处理电路。基准电压源电路包括七级环路振荡器和带隙基准电路；恒流调节电路包括比较器、电流偏置管和外置接地电阻；电流镜电路包括多个电流镜像管；显示帧数据处理电路包括多个显示帧数据处理单元；电路的输出驱动通道端口设置有耐压电路，包括两个NMOS管。第一级电流镜包括多个电流镜像管；所述第二级电流镜组包括多个电流镜像管。本发明的驱动电路，具有镜像比具有多种且可调整、可增多LED显示屏灰度层次和加大亮度对比度、以较低成本解决输出驱动通道端口的耐压问题等优点。
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Patent Agency Ranking
公开(公告)号：CN102411923B
公开(公告)日：2012-09-26
申请号：CN201110382167.5
申请日：2011-11-25
Applicant: 合肥工业大学 , 合肥工大先行微电子技术有限公司
Abstract: 本发明公开了一种无源蜂鸣器和发光二极管单端口驱动方法及驱动电路，将无源蜂鸣器和发光二极管均连接在控制芯片的同一个信号输出端口B/L上，所述控制芯片可通过信号输出端口B/L输出多种波形不同的脉宽调制信号，由所述脉宽调制信号来控制所述无源蜂鸣器和发光二极管的工作状态。驱动电路包括控制芯片IC1、无源蜂鸣器BUZZ、发光二极管LED、N型三极管Q1、电阻R1和电阻R2。本发明的驱动方法及驱动电路，具有可通过一个信号输出端口同时驱动无源蜂鸣器和发光二极管、可以调整无源蜂鸣器和发光二极管的工作电流及无源蜂鸣器的工作电压等优点。
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公开(公告)号：CN102306480A
公开(公告)日：2012-01-04
申请号：CN201110301641.7
申请日：2011-09-28
Applicant: 合肥工业大学 , 合肥工大先行微电子技术有限公司
IPC: G09G3/32
Abstract: 本发明公开了一种镜像比自选的LED显示屏恒流驱动电路，包括基准电压源电路、恒流调节电路、电压采样电路、电流镜像比自调电路、电流镜电路及显示帧数据处理电路。基准电压源电路包括七级环路振荡器和带隙基准电路；恒流调节电路包括比较器、电流偏置管和外置接地电阻；电压采样电路包括差分比较器和逻辑处理电路；电流镜像比自调电路包括多个逻辑和时序电路；电流镜电路包括多个电流镜像管；显示帧数据处理电路包括多个显示帧数据处理单元；电路的输出驱动通道端口设置有13V耐压电路，包括两个NMOS管。本发明的驱动电路，具有可增多LED显示屏灰度层次和加大亮度对比度、以较低成本解决输出驱动通道端口的耐压问题等优点。
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公开(公告)号：CN106712802A
公开(公告)日：2017-05-24
申请号：CN201710014394.X
申请日：2017-01-09
Applicant: 合肥工业大学智能制造技术研究院 , 合肥工大先行微电子技术有限公司
IPC: H04B1/707 , H04B1/7073 , H04B1/7093 , H04L27/26
Abstract: 本发明公开了一种用于非相干检测的数字位同步系统及其方法，其特征包括匹配滤波电路、延迟电路、位同步电路、判决电路、并串转换电路、相关解扩电路；匹配滤波电路用于进行采样和滤波处理，延迟电路用于一个码元周期的延迟处理，位同步电路用于均值计算、边沿检测和峰值检测处理，判决电路用于判决和极性转换处理，并串转换电路用于转换成串行的bit数据流，相关解扩电路用于解调计算。本发明能在占用资源较少的情况下，实现非相干检测位同步，从而减小实现非相干检测位同步在芯片中所占的面积，降低芯片成本。
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公开(公告)号：CN105763176A
公开(公告)日：2016-07-13
申请号：CN201610180135.X
申请日：2016-03-23
Applicant: 合肥工业大学 , 合肥工大先行微电子技术有限公司
IPC: H03K5/22
CPC classification number: H03K5/22
Abstract: 本发明公开了一种基于匹配电容的微小动态电容比较电路，其特征在包括电容模块、控制模块、比较模块和匹配电容模块，随着开关的导通和断开，电容模块中的比较电容的电容连接点的电压也随之改变，积分器便根据电压变化判断比较电容的大小；匹配电容模块的设置更有助于实现微小电容比较。本发明能够在一个时针周期内完成两个微小电容值的比较，快速且精度高，测量范围大，可靠性强，受外界影响小。
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公开(公告)号：CN103034621B
公开(公告)日：2015-08-19
申请号：CN201210541084.0
申请日：2012-12-13
Applicant: 合肥工业大学 , 合肥工大先行微电子技术有限公司
IPC: G06F17/14
Abstract: 本发明公开了一种基2×K并行FFT架构的地址映射方法及系统，其特征是采用定常结构的基2FFT运算流图；包含K个基2碟算单元，K为2的整数幂；以2K个双端口数据存储器为共用存储器，分别与两组2K个单端口数据存储器构成两个存储器组；K个基2碟算单元将FFT运算操作数从一个存储器组并行读出，将运算结果操作数并行写入另一个存储器组；旋转因子存放在K个旋转因子存储器中；FFT运算操作数存放算法，确定输入FFT运算操作数在存储器组中的地址；并行读/写地址产生算法，确定FFT运算操作数读/写地址。按照本发明设计的并行FFT处理器架构，避免了在操作数交换部件中使用多级查找表电路，同时简化了操作数并行读/写地址产生部件电路。
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