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公开(公告)号：CN111446957B
公开(公告)日：2023-05-09
申请号：CN202010318324.5
申请日：2020-04-21
Applicant: 哈尔滨工业大学
Abstract: 本发明提供一种用于多PLL并联输出时钟同步系统及其工作方法。步骤1：电路完成锁相达到稳定状态后，所有VCO时钟信号FV1～FVN的工作频率相同；步骤2：对所有PPL内部的分频器进行配置，使得每个PLL的第一通道的输出时钟频率与输入时钟Fi的频率相同，并从多路选择器中为每个PLL选择第一通道的输出时钟作为反馈时钟进行锁相；步骤3：等待所有PLL完成锁相达到稳定状态时，将每个PLL内部的输出分频器1配置为不受SYNC影响；步骤4：在SYNC的输入路径上，加入一个采样器电路；步骤5：SYNC发出有效脉冲，经过PLL的同步后，实现边沿同步。本发明实现经过外部SYNC作用后，所有输出时钟在同一时刻由无效电平变为有效电平。
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Patent Agency Ranking
公开(公告)号：CN111459009A
公开(公告)日：2020-07-28
申请号：CN202010318315.6
申请日：2020-04-21
Applicant: 哈尔滨工业大学
IPC: G04G7/00
Abstract: 本发明公开了一种多数字电子设备同步的随机误差估计系统的及其估计方法。步骤1：根据系统需求，确定随机误差需求；步骤2：选择元器件的型号；步骤3：计算由于频率变换操作引起的jitter而带来的随机误差T1；步骤4：计算由于多路复制操作引起的skew而带来的随机误差T2；步骤5：估算走线中同轴电缆引起的随机误差T3；步骤6：估算走线中射频连接器引起的随机误差T4；步骤7：估算走线中PCB布线引起的随机误差T5；步骤8：将步骤3-步骤7中的随机误差T1-T5直接相加，即为随机误差估计。用于解决在设计多设备同步的系统时，如何有效地为每个设计环节估计同步随机误差的问题，以保证时钟的同步随机误差在指标允许的范围之内。
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公开(公告)号：CN111459009B
公开(公告)日：2021-08-17
申请号：CN202010318315.6
申请日：2020-04-21
Applicant: 哈尔滨工业大学
IPC: G04G7/00
Abstract: 本发明公开了一种多数字电子设备同步的随机误差估计系统的及其估计方法。步骤1：根据系统需求，确定随机误差需求；步骤2：选择元器件的型号；步骤3：计算由于频率变换操作引起的jitter而带来的随机误差T1；步骤4：计算由于多路复制操作引起的skew而带来的随机误差T2；步骤5：估算走线中同轴电缆引起的随机误差T3；步骤6：估算走线中射频连接器引起的随机误差T4；步骤7：估算走线中PCB布线引起的随机误差T5；步骤8：将步骤3‑步骤7中的随机误差T1‑T5直接相加，即为随机误差估计。用于解决在设计多设备同步的系统时，如何有效地为每个设计环节估计同步随机误差的问题，以保证时钟的同步随机误差在指标允许的范围之内。
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公开(公告)号：CN110488718B
公开(公告)日：2020-07-31
申请号：CN201910829334.2
申请日：2019-09-03
Applicant: 哈尔滨工业大学
IPC: G05B19/042
Abstract: 超多通道全同步数据采集系统,属于信号采集领域，具体涉及多通道动态信号采集相关的测试任务。解决了现有技术中单一数据采集设备内的多路通道数据采集以及多个数据采集设备间的数据采集同步精度低的问题。本发明通过不同数据采集卡之间的所有采集通道上的时钟信号和采样触发信号同步，从而实现不同数据采集卡之间所有通道的数据采集同步及同一数据采集卡上所有通道数据采集同步，从而提高数据采集同步精度。本发明主要用于对电神经信号数据、风洞传感器数据、以及麦克风阵列数据等的采集。
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公开(公告)号：CN110488718A
公开(公告)日：2019-11-22
申请号：CN201910829334.2
申请日：2019-09-03
Applicant: 哈尔滨工业大学
IPC: G05B19/042
Abstract: 超多通道全同步数据采集系统,属于信号采集领域，具体涉及多通道动态信号采集相关的测试任务。解决了现有技术中单一数据采集设备内的多路通道数据采集以及多个数据采集设备间的数据采集同步精度低的问题。本发明通过不同数据采集卡之间的所有采集通道上的时钟信号和采样触发信号同步，从而实现不同数据采集卡之间所有通道的数据采集同步及同一数据采集卡上所有通道数据采集同步，从而提高数据采集同步精度。本发明主要用于对电神经信号数据、风洞传感器数据、以及麦克风阵列数据等的采集。
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公开(公告)号：CN111446957A
公开(公告)日：2020-07-24
申请号：CN202010318324.5
申请日：2020-04-21
Applicant: 哈尔滨工业大学
Abstract: 本发明提供一种用于多PLL并联输出时钟同步系统及其工作方法。步骤1：电路完成锁相达到稳定状态后，所有VCO时钟信号FV1～FVN的工作频率相同；步骤2：对所有PPL内部的分频器进行配置，使得每个PLL的第一通道的输出时钟频率与输入时钟Fi的频率相同，并从多路选择器中为每个PLL选择第一通道的输出时钟作为反馈时钟进行锁相；步骤3：等待所有PLL完成锁相达到稳定状态时，将每个PLL内部的输出分频器1配置为不受SYNC影响；步骤4：在SYNC的输入路径上，加入一个采样器电路；步骤5：SYNC发出有效脉冲，经过PLL的同步后，实现边沿同步。本发明实现经过外部SYNC作用后，所有输出时钟在同一时刻由无效电平变为有效电平。
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