一种多优先级任务间数据一致性传递方法

    公开(公告)号:CN105068877B

    公开(公告)日:2018-07-17

    申请号:CN201510411269.3

    申请日:2015-07-14

    Abstract: 本发明公开了一种多优先级任务间数据一致性传递方法,通过给每个任务设定一定数量的输出缓存区,保证在最极限情况下,该任务仍然可以有一个缓存区用于写入输出数据;每个输出缓存区有空闲、最新数据一致性输出、写入及读取4种状态,在每个任务的起始,寻找其它任务当前标记为最新数据一致性输出状态的缓存区并从该缓存区中读取数据;同时从该缓存区中读取数据用于当前任务写入该周期产生的输出数据;在执行过程中保持其连贯性,从而保证多优先级任务间数据一致性的传递。

    一种多优先级任务间数据一致性传递方法

    公开(公告)号:CN105068877A

    公开(公告)日:2015-11-18

    申请号:CN201510411269.3

    申请日:2015-07-14

    Abstract: 本发明公开了一种多优先级任务间数据一致性传递方法,通过给每个任务设定一定数量的输出缓存区,保证在最极限情况下,该任务仍然可以有一个缓存区用于写入输出数据;每个输出缓存区有空闲、最新数据一致性输出、写入及读取4种状态,在每个任务的起始,寻找其它任务当前标记为最新数据一致性输出状态的缓存区并从该缓存区中读取数据;同时从该缓存区中读取数据用于当前任务写入该周期产生的输出数据;在执行过程中保持其连贯性,从而保证多优先级任务间数据一致性的传递。

    多处理器并行处理应用的总线架构

    公开(公告)号:CN103500150A

    公开(公告)日:2014-01-08

    申请号:CN201310438833.1

    申请日:2013-09-24

    Abstract: 本发明涉及多处理器并行处理应用的总线架构,总线为并行设置的N段子母线,每段子母线上连接有至少一个CPU插件,N为大于等于2的自然数将并行总线进行分段,提供多条并行总线(即提供更多的可用资源),单一公共总线竞争,转化为分段内的总线竞争;由于分段内的CPU数量减少,分段内总线的负荷情况得到改善;且分段间相互独立、互不影响,从而在总体上,相比较于传统单一并行总线结构,分段型多总线使总线资源的竞争瓶颈显著弱化;分段型多总线结构为一个机箱内直流输电应用功能的配置优化提供了更合理的选择。

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