公开(公告)号：CN105094013A

公开(公告)日：2015-11-25

申请号：CN201510448670.4

申请日：2015-07-28

Applicant: 国核自仪系统工程有限公司

Inventor： 姜群兴 ,  王晓凯 ,  裴宇森 ,  司胜剑 ,  朱怀宇 ,  周兵 ,  叶韬 ,  史腾 ,  穆铁刚

IPC: G05B19/042

CPC classification number: G05B19/042

Abstract: 一种基于FPGA的数据处理单元，涉及数据处理技术领域，所解决的是提高安全性及响应速度的技术问题。该处理单元由两个FPGA模块组成，该两个FPGA模块通过并行数据总线互联，其中的一个FPGA模块为CorePLD模块，另一个FPGA模块为ASPLD模块；CorePLD模块用于处理所有的串行通讯、输入采样、输出驱动，并采用固定的方式把数据传输给ASPLD模块；ASPLD模块用于处理具体应用，ASPLD模块从Core PLD模块接收测量数据和背板串行消息，并基于这些信息执行逻辑或数学计算，并将处理结果发送到CorePLD模块。本发明提供的单元，特别适用于要求控制系统具有高可靠性和高安全性的应用场合。

公开(公告)号：CN104777378A

公开(公告)日：2015-07-15

申请号：CN201510101454.2

申请日：2015-03-09

Applicant: 国核自仪系统工程有限公司

Inventor： 姜群兴 ,  王晓凯 ,  司胜剑 ,  裴宇森 ,  朱怀宇 ,  叶韬 ,  周兵 ,  史腾

IPC: G01R31/00

CPC classification number: G01R31/31725 ,  G01R29/0273 ,  G01R31/31727 ,  G01R31/318519

Abstract: 一种FPGA时钟信号自我检测方法，涉及控制模块技术领域，所解决的是提高FPGA芯片运行的可靠性与安全性的技术问题。该方法为FPGA芯片引入两个时钟信号，其中的一个时钟信号为第一时钟信号，另一个时钟信号为第二时钟信号；利用第一时钟信号控制FPGA芯片内的所有同步逻辑，利用第二时钟信号来检测第一时钟信号是否正确。本发明提供的方法，特别适用于以FPGA芯片作为主控制器或者重要控制部件的系统。

公开(公告)号：CN105094013B

公开(公告)日：2018-06-22

申请号：CN201510448670.4

申请日：2015-07-28

Applicant: 国核自仪系统工程有限公司

Inventor： 姜群兴 ,  王晓凯 ,  裴宇森 ,  司胜剑 ,  朱怀宇 ,  周兵 ,  叶韬 ,  史腾 ,  穆铁刚

IPC: G05B19/042

Abstract: 一种基于FPGA的数据处理单元，涉及数据处理技术领域，所解决的是提高安全性及响应速度的技术问题。该处理单元由两个FPGA模块组成，该两个FPGA模块通过并行数据总线互联，其中的一个FPGA模块为CorePLD模块，另一个FPGA模块为ASPLD模块；CorePLD模块用于处理所有的串行通讯、输入采样、输出驱动，并采用固定的方式把数据传输给ASPLD模块；ASPLD模块用于处理具体应用，ASPLD模块从Core PLD模块接收测量数据和背板串行消息，并基于这些信息执行逻辑或数学计算，并将处理结果发送到CorePLD模块。本发明提供的单元，特别适用于要求控制系统具有高可靠性和高安全性的应用场合。