公开(公告)号：CN103500584B

公开(公告)日：2016-10-26

申请号：CN201310459013.0

申请日：2013-10-07

Applicant: 复旦大学

Inventor： 来金梅 ,  张昕睿 ,  王键

IPC: G11C11/413

Abstract: 本发明属于FPGA技术领域，具体为一种FPGA内嵌独立双端口BRAM IP硬核。本发明通过在模块中引进电路模拟延迟控制模块，动态模拟得到在不同的工艺角、工作温度以及电压下的电路信号的传输延迟并将其反馈给脉冲产生模块进行控制，从而提高整体设计的异步时序控制可靠性。另外，通过使用高阈值管SRAM降低静态漏电功耗，通过优化SRAM的传输门尺寸，使位线上拉模块的驱动能力降低而减少由于驱动源互拉引起的动态功耗，从而使得BRAM IP硬核的功耗显著降低。本发明使得Block RAM所支持的可编程存储资源能有更加广泛的应用。

公开(公告)号：CN103198854A

公开(公告)日：2013-07-10

申请号：CN201310114053.1

申请日：2013-04-03

Applicant: 复旦大学

Inventor： 张昕睿 ,  王健 ,  陈丹 ,  来金梅

IPC: G11C7/10

Abstract: 本发明属于电子技术领域，具体涉及FPGA内嵌IP硬核Block RAM中写入操作的时序控制电路设计。规范说明了相应Write_Mode下的时序控制情况要求；同时提出了通过冗余电路动态模拟技术来得到当前工作环境下的延迟情况并将其反馈给Write_Mode控制模块，从而实现不同Write_Mode不同工作环境下的写入操作可配置电路设计。本发明能够实现BlockRAM设计中所要求的三种不同的Write_Mode配置情况，并且充分保证了在各种工作状态下电路的高速性和可靠性。

公开(公告)号：CN103198854B

公开(公告)日：2015-12-02

申请号：CN201310114053.1

申请日：2013-04-03

Applicant: 复旦大学

Inventor： 张昕睿 ,  王健 ,  陈丹 ,  来金梅

IPC: G11C7/10

Abstract: 本发明属于电子技术领域，具体涉及FPGA内嵌IP 硬核Block RAM中写入操作的时序控制电路设计。规范说明了相应Write_Mode下的时序控制情况要求；同时提出了通过冗余电路动态模拟技术来得到当前工作环境下的延迟情况并将其反馈给Write_Mode控制模块，从而实现不同Write_Mode不同工作环境下的写入操作可配置电路设计。本发明能够实现Block RAM设计中所要求的三种不同的Write_Mode配置情况，并且充分保证了在各种工作状态下电路的高速性和可靠性。

公开(公告)号：CN103500584A

公开(公告)日：2014-01-08

申请号：CN201310459013.0

申请日：2013-10-07

Applicant: 复旦大学

Inventor： 来金梅 ,  张昕睿 ,  王键

IPC: G11C11/413

Abstract: 本发明属于FPGA技术领域，具体为一种FPGA内嵌独立双端口BRAM IP硬核。本发明通过在模块中引进电路模拟延迟控制模块，动态模拟得到在不同的工艺角、工作温度以及电压下的电路信号的传输延迟并将其反馈给脉冲产生模块进行控制，从而提高整体设计的异步时序控制可靠性。另外，通过使用高阈值管SRAM降低静态漏电功耗，通过优化SRAM的传输门尺寸，使位线上拉模块的驱动能力降低而减少由于驱动源互拉引起的动态功耗，从而使得BRAMIP硬核的功耗显著降低。本发明使得BlockRAM所支持的可编程存储资源能有更加广泛的应用。