多电源域多时钟域先进先出队列、集成电路芯片及计算机设备

    公开(公告)号:CN111399802A

    公开(公告)日:2020-07-10

    申请号:CN202010212297.3

    申请日:2020-03-24

    Abstract: 本发明公开了一种多电源域多时钟域先进先出队列、集成电路芯片及计算机设备,本发明的多电源域多时钟域先进先出队列包括写逻辑、读逻辑、写逻辑电源域以及读逻辑电源域,写逻辑处于写逻辑电源域,读逻辑处于读逻辑电源域,写逻辑电源域、读逻辑电源域设有多个用于完成电源域转化的电平转化单元,且写逻辑、读逻辑之间处于不同的时钟域;集成电路芯片及计算机设备均包括本发明的多电源域多时钟域先进先出队列。本发明能够消除不同电源域的信号进行时钟域转化所带来的信号传输延迟,提高系统的时钟频率。

    一种用于加速存储部件网表仿真的方法、系统及介质

    公开(公告)号:CN111427794A

    公开(公告)日:2020-07-17

    申请号:CN202010260142.7

    申请日:2020-04-03

    Abstract: 本发明公开了一种用于加速存储部件网表仿真的方法、系统及介质,本发明方法包括在子系统的验证环境中,将原来的存储子系统RTL设计整体替换为存储子系统网表;缩减了内存控制器和内存物理接口中与仿真测试程序运行无关的寄存器配置,提高内存控制器和内存物理接口中寄存器配置的时钟频率到物理设计能容忍的最高时钟频率,通过强制赋值的方式对内存控制器和内存物理接口中的寄存器进行单独配置。本发明能够使用原存储子系统的RTL验证环境,可以继承原有的测试用例,沿用原有的正确性检查机制,减少后仿验证环境开发成本;本发明能够缩短寄存器配置时间,节省了大量的人力和时间成本,大大提高了网表仿真的效率,缩短了项目周期。

    RTL代码的管理方法、装置、设备及计算机可读存储介质

    公开(公告)号:CN111427582A

    公开(公告)日:2020-07-17

    申请号:CN202010238692.9

    申请日:2020-03-30

    Abstract: 本发明提供了一种RTL代码的管理方法、装置、设备及计算机可读存储介质,其中该管理方法包括:获取需进行代码检查的第一模块的模块名称;根据第一模块的模块名称,确定需进行语法检查的目标RTL代码;确定目标RTL代码在处理器所属服务器中的路径;调用代码检查工具,对路径上的目标RTL代码进行语法检查,得到检查结果;当检查结果表征目标RTL代码不存在语法错误时,通过版本管理工具提交第一模块的RTL代码。本发明能在模块的RTL代码交付验证之前,对该模块的RTL代码以及处理器内与该模块通信连接的其他模块的RTL代码进行语法检查,从而避免模块内部和不同模块之间引入语法错误,减少验证资源的投入。

    用于重传部件模块级验证的报文自动比对正确性检查方法及装置

    公开(公告)号:CN111352781A

    公开(公告)日:2020-06-30

    申请号:CN202010127084.0

    申请日:2020-02-28

    Abstract: 本发明公开了一种用于重传部件模块级验证的报文自动比对正确性检查方法及装置,重传接收端的实施步骤包括:对需要重传的动态请求报文通过映射队列分配一个空闲请求队列且将对应的重传计数器加1;对静态请求报文通过查询分配到的映射队列分配信息,将该静态请求的报文关键信息与分配的空闲请求队列中所有有效项记录的关键信息进行对比,如果比对成功则将对应的空闲请求队列清空并将有效位清零、重传计数器减1;最终若所有的空闲请求队列清空且有效位清零、重传计数器均已归零则判定重传部件已通过模块级验证。本发明具有计算量小、占用资源少、定位迅速、检测效率高、通用性好的特点,可加快重传部件的验证速度和设计收敛。

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