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公开(公告)号：CN103703751B
公开(公告)日：2017-05-31
申请号：CN201280037167.4
申请日：2012-05-25
Applicant: 思睿逻辑国际半导体有限公司
IPC: H04M1/60
CPC classification number: H04M1/6025 , H04H60/04 , H04M1/72558
Abstract: 一种集成电路被用于数字信号路由。该集成电路具有模拟和数字输入和输出，包含用于连接到其他集成电路的数字接口。包含数字接口的输入充当数据源。包含数字接口的输出充当数据目的地。该集成电路也包含信号处理块，该信号处理块可以充当数据源和数据目的地。信号路由借助乘累加块来实现，该乘累加块从一个或多个数据源中提取数据，并且在任何所要求的缩放之后，生成用于数据目的地的输出数据。来自数据源的数据被缓冲长达数据采样时钟的整个周期，以使得该乘累加块可以在该周期中的任何点取得数据，并且该乘累加块的输出数据被缓冲长达该数据采样时钟的整个周期，以使得该数据目的地可以在该周期中的任何点取得该数据。由用户或软件通过供给到该设备的配置数据，可以限定多个信号路径。该乘累加块在时分复用的基础上运行，以使得在该采样时钟的一个周期内可以处理多个信号路径。每个信号路径具有相应的采样时钟率，并且具有不同采样时钟率的路径可以通过该乘累加块在时分复用基础上彼此独立地被路由。因此，处于8kHz或16kHz的语音信号可以与处于44.1kHz或48kHz的音频数据并行地被处理。
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公开(公告)号：CN113630494A
公开(公告)日：2021-11-09
申请号：CN202110939471.9
申请日：2012-05-25
Applicant: 思睿逻辑国际半导体有限公司
IPC: H04M1/60 , H04M1/72442 , H04H60/04
Abstract: 本发明提供了一种集成电路，包括可配置为处理音频数据样本流的数字混合核，所述数字混合核包括混合构件，所述混合构件包括：混合器；至少第一源数据缓冲器和第二源数据缓冲器；至少第一目的地数据缓冲器(Z1/Z2)；所述混合构件可配置为重复地建立至少一个信号路径。本发明的集成电路用于将消费者设备中的多个信号源和信号目的地互连。
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公开(公告)号：CN111355547B
公开(公告)日：2022-03-22
申请号：CN202010013718.X
申请日：2012-05-25
Applicant: 思睿逻辑国际半导体有限公司
Abstract: 本发明提供了一种集成电路，包括可配置为处理音频数据样本流的数字混合核，所述数字混合核包括混合构件，所述混合构件包括：混合器；至少第一源数据缓冲器和第二源数据缓冲器；至少第一目的地数据缓冲器(Z1/Z2)；所述混合构件可配置为重复地建立至少一个信号路径。本发明的集成电路用于将消费者设备中的多个信号源和信号目的地互连。
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公开(公告)号：CN111355547A
公开(公告)日：2020-06-30
申请号：CN202010013718.X
申请日：2012-05-25
Applicant: 思睿逻辑国际半导体有限公司
Abstract: 本发明提供了一种集成电路，包括可配置为处理音频数据样本流的数字混合核，所述数字混合核包括混合构件，所述混合构件包括：混合器；至少第一源数据缓冲器和第二源数据缓冲器；至少第一目的地数据缓冲器(Z1/Z2)；所述混合构件可配置为重复地建立至少一个信号路径。本发明的集成电路用于将消费者设备中的多个信号源和信号目的地互连。
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Patent Agency Ranking
公开(公告)号：CN107395303A
公开(公告)日：2017-11-24
申请号：CN201710301797.2
申请日：2012-05-25
Applicant: 思睿逻辑国际半导体有限公司
Abstract: 本发明提供了一种集成电路，包括可配置为处理音频数据样本流的数字混合核，所述数字混合核包括混合构件，所述混合构件包括：混合器；至少第一源数据缓冲器和第二源数据缓冲器；至少第一目的地数据缓冲器(Z1/Z2)；所述混合构件可配置为重复地建立至少一个信号路径。本发明的集成电路用于将消费者设备中的多个信号源和信号目的地互连。
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公开(公告)号：CN113630494B
公开(公告)日：2024-12-10
申请号：CN202110939471.9
申请日：2012-05-25
Applicant: 思睿逻辑国际半导体有限公司
IPC: H04M1/60 , H04M1/72442 , H04H60/04
Abstract: 本发明提供了一种集成电路，包括可配置为处理音频数据样本流的数字混合核，所述数字混合核包括混合构件，所述混合构件包括：混合器；至少第一源数据缓冲器和第二源数据缓冲器；至少第一目的地数据缓冲器(Z1/Z2)；所述混合构件可配置为重复地建立至少一个信号路径。本发明的集成电路用于将消费者设备中的多个信号源和信号目的地互连。
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公开(公告)号：CN111355548B
公开(公告)日：2021-09-03
申请号：CN202010013955.6
申请日：2012-05-25
Applicant: 思睿逻辑国际半导体有限公司
Abstract: 本发明提供了一种集成电路，包括可配置为处理音频数据样本流的数字混合核，所述数字混合核包括混合构件，所述混合构件包括：混合器；至少第一源数据缓冲器和第二源数据缓冲器；至少第一目的地数据缓冲器(Z1/Z2)；所述混合构件可配置为重复地建立至少一个信号路径。本发明的集成电路用于将消费者设备中的多个信号源和信号目的地互连。
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公开(公告)号：CN111355548A
公开(公告)日：2020-06-30
申请号：CN202010013955.6
申请日：2012-05-25
Applicant: 思睿逻辑国际半导体有限公司
Abstract: 本发明提供了一种集成电路，包括可配置为处理音频数据样本流的数字混合核，所述数字混合核包括混合构件，所述混合构件包括：混合器；至少第一源数据缓冲器和第二源数据缓冲器；至少第一目的地数据缓冲器(Z1/Z2)；所述混合构件可配置为重复地建立至少一个信号路径。本发明的集成电路用于将消费者设备中的多个信号源和信号目的地互连。
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公开(公告)号：CN107395303B
公开(公告)日：2020-01-31
申请号：CN201710301797.2
申请日：2012-05-25
Applicant: 思睿逻辑国际半导体有限公司
IPC: H04Q3/04
Abstract: 本发明提供了一种集成电路，包括可配置为处理音频数据样本流的数字混合核，所述数字混合核包括混合构件，所述混合构件包括：混合器；至少第一源数据缓冲器和第二源数据缓冲器；至少第一目的地数据缓冲器(Z1/Z2)；所述混合构件可配置为重复地建立至少一个信号路径。本发明的集成电路用于将消费者设备中的多个信号源和信号目的地互连。
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