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公开(公告)号：CN1061153C
公开(公告)日：2001-01-24
申请号：CN95121431.4
申请日：1995-12-08
Applicant: 日本电气株式会社
Inventor： 须藤裕史
CPC classification number: G06F13/1673
Abstract: 在一个包括输入/输出设备、主存储设备、处理设备(包括先入先出型写入缓冲器)和连接在它们之间的总线的信息系统中，先入先出型写入缓冲器包括标记位保存区，用于保持来自输入/输出设备的总线释放请求信号，作为标记位，以便产生作为标记信号的标记位。总线仲裁电路确定总线可用权力，以便当总线仲裁电路接收该标记信号时，授予由输入/输出设备进行数据写入处理的优先权，而不是由处理设备进行数据写入处理的优先权。
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公开(公告)号：CN1331064C
公开(公告)日：2007-08-08
申请号：CN98125136.6
申请日：1998-11-26
Applicant: 日本电气株式会社
Inventor： 须藤裕史
CPC classification number: G06F11/364
Abstract: 一种总线监控系统的微处理器板中包括由微处理器、地址线、数据线、以及控制信号线构成的内部总线，通过该内部总线与微处理器相连的存储器，象系统控制寄存器这样的寄存器，以及总线接口电路。由微处理器向主存储器、寄存器、或总线接口的访问被通过总线接口电路从外部总线输出。因此，可以通过监控外部总线对该微处理器或内部总线的操作状态进行监控。
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公开(公告)号：CN1246788C
公开(公告)日：2006-03-22
申请号：CN03107592.4
申请日：2003-03-28
Applicant: 日本电气株式会社
Inventor： 须藤裕史
IPC: G06F15/163
CPC classification number: G06F11/2097 , G06F11/1443 , G06F11/2038 , G06F11/2048
Abstract: 提供了一种高性能的可小型化的双工处理器系统。在0和1处理器单元上相对应的处理器卡C0和C1间通信时，在传输的数据上加上序列号以评估传输数据的连续性，这样可重传丢失的数据。同时，在同一处理器卡的处理器单元通信时，处理器间的连接单元PC0和PC1自主地转移数据。此外，每个处理器卡装配有输入/输出单元(输入/输出转换单元和输入/输出接口单元)，以至于每个输入/输出转换单元IC0和IC1根据所装配处理器卡的操作状态转换输入数据路径。
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Patent Agency Ranking
公开(公告)号：CN1177413C
公开(公告)日：2004-11-24
申请号：CN02105170.4
申请日：2002-02-25
Applicant: 日本电气株式会社
Inventor： 须藤裕史
Abstract: 0侧20的奇偶发生电路201在各条信号线上接收输入信号s21，并在输入信号s21的基础上，产生一个奇偶位p20。并行/串行转换电路203参照定时信号t20，把并行信号S22(或输入信号s21)和奇偶位p20复用为串行信号s23。1侧21中的串行/并行转换电路211再生并行信号s24和奇偶信号p21，并产生奇偶校验定时信号t21。奇偶校验电路212利用奇偶信号p21，检验并行信号s24的奇偶性。如果正常，则状态保持电路213保持奇偶校验电路212的输出s25作为状态信号。如果异常，则状态保持电路213保持的内容被清除。
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公开(公告)号：CN1448859A
公开(公告)日：2003-10-15
申请号：CN03107592.4
申请日：2003-03-28
Applicant: 日本电气株式会社
Inventor： 须藤裕史
IPC: G06F15/163
CPC classification number: G06F11/2097 , G06F11/1443 , G06F11/2038 , G06F11/2048
Abstract: 提供了一种高性能的可小型化的双工处理器系统。在0和1处理器单元上相对应的处理器卡C0和C1间通信时，在传输的数据上加上序列号以评估传输数据的连续性，这样可重传丢失的数据。同时，在同一处理器卡的处理器单元通信时，处理器间的连接单元PC0和PC1自主地转移数据。此外，每个处理器卡装配有输入/输出单元(输入/输出转换单元和输入/输出接口单元)，以至于每个输入/输出转换单元IC0和IC1根据所装配处理器卡的操作状态转换输入数据路径。
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公开(公告)号：CN1372386A
公开(公告)日：2002-10-02
申请号：CN02105170.4
申请日：2002-02-25
Applicant: 日本电气株式会社
Inventor： 须藤裕史
Abstract: 0侧20的奇偶发生电路201在各条信号线上接收输入信号s21,并在输入信号s21的基础上,产生一个奇偶位p20。并行/串行转换电路203参照定时信号t20,把并行信号s22(或输入信号s21)和奇偶位p20复用为串行信号s23。1侧21中的串行/并行转换电路211再生并行信号s24和奇偶信号p21,并产生奇偶校验定时信号t21。奇偶校验电路212利用奇偶信号p21,检验并行信号s24的奇偶性。如果正常,则状态保持电路213保持奇偶校验电路212的输出s25作为状态信号。如果异常,则状态保持电路213保持的内容被清除。
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公开(公告)号：CN1221152A
公开(公告)日：1999-06-30
申请号：CN98125136.6
申请日：1998-11-26
Applicant: 日本电气株式会社
Inventor： 须藤裕史
CPC classification number: G06F11/364
Abstract: 一种总线控制系统的微处理器板中包括由微处理器、地址线、数据线、以及控制信号线构成的内部总线,通过该内部总线与微处理器相连的存储器,象系统控制寄存器这样的寄存器,以及总线接口电路。由微处理器向主存储器、寄存器、或总线接口的访问被通过部线接口电路从外部总线输出。因此,可以通过跟踪外部总线对该微处理器或内部总线的操作状态进行跟踪。
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公开(公告)号：CN1132876A
公开(公告)日：1996-10-09
申请号：CN95121431.4
申请日：1995-12-08
Applicant: 日本电气株式会社
Inventor： 须藤裕史
CPC classification number: G06F13/1673
Abstract: 在一个包括输入/输出设备、主存储设备、处理设备(包括先入先出型写入缓冲器)和连接在它们之间的总线的信息系统中，先入先出型写入缓冲器包括标记位保存区，用于保存来自输入/输出设备的总线释放请求信号，作为标记位，以便产生作为标记信号的标记位。总线仲裁电路确定总线可用权力，以便当总线仲裁电路接收该标记信号时，授予由输入/输出设备进行数据写入处理的优先权，而不是由处理设备进行数据写入处理的优先权。
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