电平转换电路
    1.
    发明授权

    公开(公告)号:CN1234207C

    公开(公告)日:2005-12-28

    申请号:CN200310104722.3

    申请日:2003-10-30

    CPC classification number: H03K17/102 H03K3/356113

    Abstract: 一种电平转换电路,包括:在第3晶体管的栅极和第2输出端子之间插入的由输入信号的反相信号控制的第1栅极电压控制电路;在第4晶体管的栅极和第1输出端子之间插入的由输入信号控制的第2栅极电压控制电路;第1晶体管;以及第2晶体管。当输入信号从“H”变到“L”时,第1晶体管处于截止状态,由第1栅极电压控制电路使第3晶体管处于导通状态,第1输出端子的电压上升。第2晶体管处于导通状态,由第2栅极电压控制电路使第4晶体管处于截止状态,第1输出端子的电压下降。可以实现特别是输入电压为低电压时可以实现高速动作、低耗电化的电平转换电路。

    半导体存储装置
    2.
    发明公开

    公开(公告)号:CN1725371A

    公开(公告)日:2006-01-25

    申请号:CN200510083710.6

    申请日:2005-06-23

    Inventor: 荒川健

    CPC classification number: G11C29/846 G11C16/28

    Abstract: 本发明的半导体存储装置包括:存储单元阵列、列选通阵列、行译码器、列译码器、读出放大器阵列、读出数据总线、输出缓冲器、冗余判别信号总线。输出缓冲器,在冗余置换时只输出除去冗余置换对象存储单元块读出数据以外的读出数据,在不进行冗余置换时只输出除去冗余存储单元块读出数据以外的读出数据,已从输出缓冲器除外的读出数据作为输出启动信号供给输出缓冲器。被输出缓冲器除外的读出数据的转移定时被设定成比其它的读出数据延迟。

    电平转换电路
    3.
    发明公开

    公开(公告)号:CN1499724A

    公开(公告)日:2004-05-26

    申请号:CN200310104722.3

    申请日:2003-10-30

    CPC classification number: H03K17/102 H03K3/356113

    Abstract: 一种电平转换电路,包括:在第3晶体管的栅极和第2输出端子之间插入的由输入信号的反相信号控制的第1栅极电压控制电路;在第4晶体管的栅极和第1输出端子之间插入的由输入信号控制的第2栅极电压控制电路;第1晶体管;以及第2晶体管。当输入信号从“H”变到“L”时,第1晶体管处于截止状态,由第1栅极电压控制电路使第3晶体管处于导通状态,第1输出端子的电压上升。第2晶体管处于导通状态,由第2栅极电压控制电路使第4晶体管处于截止状态,第1输出端子的电压下降。可以实现特别是输入电压为低电压时可以实现高速动作、低耗电化的电平转换电路。

    半导体存储装置
    4.
    发明授权

    公开(公告)号:CN100474447C

    公开(公告)日:2009-04-01

    申请号:CN200510083710.6

    申请日:2005-06-23

    Inventor: 荒川健

    CPC classification number: G11C29/846 G11C16/28

    Abstract: 本发明的半导体存储装置包括:存储单元阵列、列选通阵列、行译码器、列译码器、读出放大器阵列、读出数据总线、输出缓冲器、冗余判别信号总线。输出缓冲器,在冗余置换时只输出除去冗余置换对象存储单元块读出数据以外的读出数据,在不进行冗余置换时只输出除去冗余存储单元块读出数据以外的读出数据,已从输出缓冲器除外的读出数据作为输出启动信号供给输出缓冲器。被输出缓冲器除外的读出数据的转移定时被设定成比其它的读出数据延迟。

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