公开(公告)号：CN100474279C

公开(公告)日：2009-04-01

申请号：CN200610077836.7

申请日：2006-05-10

Applicant: 松下电器产业株式会社

Inventor： 古川量也 ,  桧垣信生 ,  鹤田英世 ,  藏田和司 ,  藤井茂树 ,  吉冈康介 ,  森下广之

IPC: G06F13/30

CPC classification number: G06F3/0221 ,  G06F13/28 ,  Y02D10/14

Abstract: 本发明的数据传送装置具有：在多个总线之间通过直接存储器存取传送数据的DMAC(101a)和DMAC(101b)；将指示数据传送的指令作为队列保持的指令队列(106)；从指令队列(106)取得指令的总线信息取得部(109)；根据所取得的指令所示的传送源或传送目的地来分组所保持的指令的分组部(108)；使更多的指令所属的组优先，来决定指令发布的顺序的调度部(110)；以及，根据所决定的顺序，来发布指令的选择器(111)。

公开(公告)号：CN101939733A

公开(公告)日：2011-01-05

申请号：CN200880126342.0

申请日：2008-08-13

Applicant: 松下电器产业株式会社

Inventor： 田中刚 ,  桧垣信生 ,  井上隆 ,  工藤洋介 ,  藏田和司

IPC: G06F13/36

CPC classification number: G06F13/385 ,  G06F3/0611 ,  G06F3/0656 ,  G06F3/0659 ,  G06F3/0683

Abstract: 本发明涉及的外部设备存取装置(103)，包括：地址控制部(114)，接受来自主机(101)的预取请求及预取数据读出请求，进行预取工作及预取数据读出工作；读出数据存储部(113)，存储由预取工作所读出的数据；存储工作状态保存部(115)，保存示出所述预取工作是否已结束的预取工作状态；以及受理信号生成部(116)，向主机(101)输出受理信号，该受理信号示出接受了来自主机(101)的预取数据读出请求，向主机(101)输出第一信息，该第一信息示出基于预取工作状态的预取工作的状态。

公开(公告)号：CN100541449C

公开(公告)日：2009-09-16

申请号：CN200680008293.1

申请日：2006-02-27

Applicant: 松下电器产业株式会社

Inventor： 藏田和司 ,  桧垣信生

IPC: G06F12/00

CPC classification number: G06F13/28 ,  G06F13/4059

Abstract: 提供一种总线控制器，其缩短到闪存结束为止的时间，从而避免处理器的性能恶化。总线控制器(100)包括：FIFO(111)，其以先进先出方式暂时保存从处理器向存储器存储的存储数据；闪存指针(112)，其保存指向接受了触发信号时存储在FIFO(111)中末尾的数据的指针；存储控制部(113)，其按照触发信号，把FIFO(111)保存的数据中的，从开头数据到闪存指针(112)指向的数据为止写入存储器，来对FIFO(111)进行部分闪存；等待电路(102)，到存储控制部(113)的部分闪存结束为止，其对由处理器执行的特定存取指令发生等待信号。

公开(公告)号：CN1862515A

公开(公告)日：2006-11-15

申请号：CN200610077836.7

申请日：2006-05-10

Applicant: 松下电器产业株式会社

Inventor： 古川量也 ,  桧垣信生 ,  鹤田英世 ,  藏田和司 ,  藤井茂树 ,  吉冈康介 ,  森下广之

IPC: G06F13/30

CPC classification number: G06F3/0221 ,  G06F13/28 ,  Y02D10/14

Abstract: 本发明的数据传送装置具有：在多个总线之间通过直接存储器存取传送数据的DMAC(101a)和DMAC(101b)；将指示数据传送的指令作为队列保持的指令队列(106)；从指令队列(106)取得指令的总线信息取得部(109)；根据所取得的指令所示的传送源或传送目的地来分组所保持的指令的分组部(108)；使更多的指令所属的组优先，来决定指令发布的顺序的调度部(110)；以及，根据所决定的顺序，来发布指令的选择器(111)。

公开(公告)号：CN101324870A

公开(公告)日：2008-12-17

申请号：CN200810095938.0

申请日：2008-04-25

Applicant: 松下电器产业株式会社

Inventor： 金子圭介 ,  山本崇夫 ,  山崎雅之 ,  桧垣信生 ,  藏田和司 ,  中西龙太

IPC: G06F13/36 ,  G06F15/167

Abstract: 提供多处理器系统、总线控制方法和半导体装置，在访问共有存储器的多个主单元之间均等地分配对共有存储器的访问性能，且构成简单，其具备：发行用于访问共有存储器的访问请求的多个主单元(PU0、PU1)；和分离传送型总线IF部(4－10)，分离地执行受理所述访问请求的请求阶段、与根据受理的访问请求进行数据传送的传送阶段；其中，所述总线IF部(4－10)在从1个主单元不空出规定期间地连续发行多个访问请求的情况下，将对应于该多个访问请求的传送阶段的连续执行次数限制为最多N次。

公开(公告)号：CN101142562A

公开(公告)日：2008-03-12

申请号：CN200680008293.1

申请日：2006-02-27

Applicant: 松下电器产业株式会社

Inventor： 藏田和司 ,  桧垣信生

IPC: G06F12/00

CPC classification number: G06F13/28 ,  G06F13/4059

Abstract: 提供一种总线控制器，其缩短到闪存结束为止的时间，从而避免处理器的性能恶化。总线控制器(100)包括：FIFO(111)，其以先进先出方式暂时保存从处理器向存储器存储的存储数据；闪存指针(112)，其保存指向接受了触发信号时存储在FIFO(111)中末尾的数据的指针；存储控制部(113)，其按照触发信号，把FIFO(111)保存的数据中的，从开头数据到闪存指针(112)指向的数据为止写入存储器，来对FIFO(111)进行部分闪存；等待电路(102)，到存储控制部(113)的部分闪存结束为止，其对由处理器执行的特定存取指令发生等待信号。