公开(公告)号：CN106019119A

公开(公告)日：2016-10-12

申请号：CN201610176904.9

申请日：2016-03-25

Applicant: 株式会社巨晶片

Inventor： 中村博幸

IPC: G01R31/28

Abstract: 本发明提供半导体集成电路的试验电路及使用其的试验方法。可检测从前级的逻辑电路中的最后级的组合电路到存储电路的路径、从存储电路到后级的组合电路的路径的延迟故障。试验电路用于检测具备包含多个时序电路的输出控制电路、与其后级连接的组合电路和与其后级连接的存储电路、从存储电路后级的组合电路的半导体集成电路的延迟故障，将多个时序电路中的第一时序电路的输出的预定的处理的结果输入到第一时序电路，以时钟的预定的交替，根据预定处理的结果，经由组合电路使预定的数据存储于存储电路，预定的时钟在预定的交替后进行奇数次交替后的接下来的交替中，从存储电路中读取数据，将数据与第一状态比较，基于比较结果进行延迟故障的检测。

公开(公告)号：CN106019119B

公开(公告)日：2020-02-18

申请号：CN201610176904.9

申请日：2016-03-25

Applicant: 株式会社巨晶片

Inventor： 中村博幸

IPC: G01R31/28

Abstract: 本发明提供半导体集成电路的试验电路及使用其的试验方法。可检测从前级的逻辑电路中的最后级的组合电路到存储电路的路径、从存储电路到后级的组合电路的路径的延迟故障。试验电路用于检测具备包含多个时序电路的输出控制电路、与其后级连接的组合电路和与其后级连接的存储电路、从存储电路后级的组合电路的半导体集成电路的延迟故障，将多个时序电路中的第一时序电路的输出的预定的处理的结果输入到第一时序电路，以时钟的预定的交替，根据预定处理的结果，经由组合电路使预定的数据存储于存储电路，预定的时钟在预定的交替后进行奇数次交替后的接下来的交替中，从存储电路中读取数据，将数据与第一状态比较，基于比较结果进行延迟故障的检测。