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公开(公告)号：CN103684732A
公开(公告)日：2014-03-26
申请号：CN201310386944.2
申请日：2013-08-30
Applicant: 株式会社巨晶片
IPC: H04L7/00
CPC classification number: H04B10/60 , H04B10/272 , H04B10/69 , H04L7/0337
Abstract: 本发明提供一种能提高与接收数据信号同步的同步时钟信号的频率稳定性的技术。第一相位设定电路生成第一相位设定信号。第一同步时钟信号生成器从多相本地时钟信号生成由第一相位设定信号设定的相位的第一同步时钟信号。第二生成部从包含表示多相本地时钟信号与接收数据信号之间的频率偏移的频率成分和表示接收数据信号的相位变动的相位变动成分的第一信号去除该相位变动成分，生成包含该频率成分的第二信号。第一相位设定电路根据第二信号更新第一相位设定信号。
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公开(公告)号：CN103684732B
公开(公告)日：2018-02-23
申请号：CN201310386944.2
申请日：2013-08-30
Applicant: 株式会社巨晶片
IPC: H04L7/00
CPC classification number: H04B10/60 , H04B10/272 , H04B10/69 , H04L7/0337
Abstract: 本发明提供一种能提高与接收数据信号同步的同步时钟信号的频率稳定性的技术。第一相位设定电路生成第一相位设定信号。第一同步时钟信号生成器从多相本地时钟信号生成由第一相位设定信号设定的相位的第一同步时钟信号。第二生成部从包含表示多相本地时钟信号与接收数据信号之间的频率偏移的频率成分和表示接收数据信号的相位变动的相位变动成分的第一信号去除该相位变动成分，生成包含该频率成分的第二信号。第一相位设定电路根据第二信号更新第一相位设定信号。
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公开(公告)号：CN107026645B
公开(公告)日：2022-01-11
申请号：CN201611121749.7
申请日：2016-12-08
Applicant: 株式会社巨晶片
Abstract: 本发明提供一种频率校正电路和频率校正方法，在本发明的频率校正电路中，第1时钟信号为从第1振荡器输入的第1频率精度的时钟信号，第2时钟信号为从第2振荡器输入的比第1频率精度低的第2频率精度的时钟信号，数字PLL电路重复进行输出与第1时钟信号和第2时钟信号之间的时差对应的数字控制信号，将第2振荡器用作数字控制振荡器，并根据数字控制信号使离散型电容组的电容值变化，根据离散型电容组的电容值使第2时钟信号的振荡频率变化的校正动作，由此使第2时钟信号的相位校正为第1时钟信号的相位。
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公开(公告)号：CN107026645A
公开(公告)日：2017-08-08
申请号：CN201611121749.7
申请日：2016-12-08
Applicant: 株式会社巨晶片
CPC classification number: H03L7/0992 , H03B5/32 , H03B5/366 , H03L1/022 , H03L1/028 , H03L7/099 , H03L7/18 , H03L2207/50
Abstract: 本发明提供一种频率校正电路和频率校正方法，在本发明的频率校正电路中，第1时钟信号为从第1振荡器输入的第1频率精度的时钟信号，第2时钟信号为从第2振荡器输入的比第1频率精度低的第2频率精度的时钟信号，数字PLL电路重复进行输出与第1时钟信号和第2时钟信号之间的时差对应的数字控制信号，将第2振荡器用作数字控制振荡器，并根据数字控制信号使离散型电容组的电容值变化，根据离散型电容组的电容值使第2时钟信号的振荡频率变化的校正动作，由此使第2时钟信号的相位校正为第1时钟信号的相位。
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