公开(公告)号：CN105897261A

公开(公告)日：2016-08-24

申请号：CN201610086604.1

申请日：2016-02-16

Applicant: 株式会社巨晶片

Inventor： 吉木保

IPC: H03L7/10

Abstract: 本发明提供一种时钟同步方法。在本发明的时钟同步方法中，在下位层模块的分频时钟的时钟树的起点配置第1同步FF，并获取从基准时钟和分频时钟的分支点至第1同步FF为止的基准时钟的延迟时间的最大值。将第2同步FF之间的基准时钟的延迟时间的最大值确定为不到基准时钟的半个周期的时间。根据分频时钟的延迟时间的最大值以及第2同步FF之间的基准时钟的延迟时间的最大值确定第2同步FF的级数。将从分支点开始的延迟时间的目标值确定为第2同步FF之间的基准时钟的延迟时间的最大值以下的延迟时间，并在延迟时间成为延迟时间的目标值的位置配置第2同步FF及锁存器。

公开(公告)号：CN105897261B

公开(公告)日：2020-11-27

申请号：CN201610086604.1

申请日：2016-02-16

Applicant: 株式会社巨晶片

Inventor： 吉木保

IPC: H03L7/10

Abstract: 本发明提供一种时钟同步方法。在本发明的时钟同步方法中，在下位层模块的分频时钟的时钟树的起点配置第1同步FF，并获取从基准时钟和分频时钟的分支点至第1同步FF为止的基准时钟的延迟时间的最大值。将第2同步FF之间的基准时钟的延迟时间的最大值确定为不到基准时钟的半个周期的时间。根据分频时钟的延迟时间的最大值以及第2同步FF之间的基准时钟的延迟时间的最大值确定第2同步FF的级数。将从分支点开始的延迟时间的目标值确定为第2同步FF之间的基准时钟的延迟时间的最大值以下的延迟时间，并在延迟时间成为延迟时间的目标值的位置配置第2同步FF及锁存器。