公开(公告)号：CN102332924B

公开(公告)日：2016-08-31

申请号：CN201110193789.3

申请日：2011-07-06

Applicant: 株式会社巨晶片

Inventor： 柏仓正一郎

IPC: H03M9/00

CPC classification number: H03M9/00

Abstract: 本发明公开了一种并行至串行转换装置，包括：用于生成位交换并行数据的位交换电路、并行至串行转换电路和并行数据宽度设置电路。并行数据宽度设置电路生成具有等于根据模式设置信号的值的时钟周期的M1倍和M2倍中的一个的处理周期的处理信号。并行至串行转换电路获取位交换并行数据的M1或M2位，并且根据处理周期以特定顺序输出所获取的位。位交换电路根据模式设置信号的值来交换输入并行数据的位，使得并行至串行转换电路获取输入并行数据的第一至第M1或第M2位，并且不论模式设置信号的值如何都以固定的顺序输出所获取的位。

公开(公告)号：CN103828236B

公开(公告)日：2016-06-29

申请号：CN201280035509.9

申请日：2012-07-17

Applicant: 株式会社巨晶片

Inventor： 柏仓正一郎

IPC: H03K5/00 ,  G06F1/06 ,  H03K5/135 ,  H03K5/26 ,  H03L7/081 ,  H03L7/10

CPC classification number: H03L7/085 ,  H03D13/00 ,  H03K2005/00097 ,  H03K2005/00104 ,  H03L7/0812 ,  H03L7/089 ,  H03L7/091 ,  H03L7/10

Abstract: 能将相位检测范围扩大到参考时钟的周期的任意倍数，并在应用于DLL电路时，能自由地选择工作周期。具备：分频器（12），输入参考时钟CLK1并生成进行了二分频的分频时钟CLK3；反相器（13），使分频时钟CLK3相位反转并生成分频反转时钟CLK3B；DFF电路（14），将分频反转时钟CLK3B以延迟时钟CLK4进行同步化并生成同步化时钟CLK5；DFF电路（15），将时钟CLK5以反馈时钟CLK2进行再次同步化并生成最终同步化时钟CLK6；以及相位比较器（11），输入分频时钟CLK3和最终同步化时钟CLK6并比较两者的相位。

公开(公告)号：CN103828236A

公开(公告)日：2014-05-28

申请号：CN201280035509.9

申请日：2012-07-17

Applicant: 株式会社巨晶片

Inventor： 柏仓正一郎

IPC: H03K5/00 ,  G06F1/06 ,  H03K5/135 ,  H03K5/26 ,  H03L7/081 ,  H03L7/10

CPC classification number: H03L7/085 ,  H03D13/00 ,  H03K2005/00097 ,  H03K2005/00104 ,  H03L7/0812 ,  H03L7/089 ,  H03L7/091 ,  H03L7/10

Abstract: 能将相位检测范围扩大到参考时钟的周期的任意倍数，并在应用于DLL电路时，能自由地选择工作周期。具备：分频器（12），输入参考时钟CLK1并生成进行了二分频的分频时钟CLK3；反相器（13），使分频时钟CLK3相位反转并生成分频反转时钟CLK3B；DFF电路（14），将分频反转时钟CLK3B以延迟时钟CLK4进行同步化并生成同步化时钟CLK5；DFF电路（15），将时钟CLK5以反馈时钟CLK2进行再次同步化并生成最终同步化时钟CLK6；以及相位比较器（11），输入分频时钟CLK3和最终同步化时钟CLK6并比较两者的相位。