公开(公告)号：CN104821802B

公开(公告)日：2018-11-27

申请号：CN201510058368.8

申请日：2015-02-04

Applicant: 株式会社巨晶片

Inventor： 鳄渕智弘

IPC: H03K3/02

Abstract: 本发明提供一种时钟生成方法及时钟生成电路，在所述时钟生成电路中，可变分频电路根据分频比设定信号生成将源时钟进行分频的可变分频时钟。本发明的第1时钟同步电路与源时钟同步而生成将可变分频时钟延迟最大时钟数的第1延迟时钟，并供给于控制电路。1个以上的第2时钟同步电路与源时钟同步而生成将可变分频时钟分别延迟最大时钟数的1个以上的第2延迟时钟，并供给于1个以上的各功能模块。

公开(公告)号：CN104821802A

公开(公告)日：2015-08-05

申请号：CN201510058368.8

申请日：2015-02-04

Applicant: 株式会社巨晶片

Inventor： 鳄渕智弘

IPC: H03K3/02

CPC classification number: H03L7/18 ,  G06F1/08 ,  G06F1/10 ,  G06F1/12 ,  H03K5/153 ,  H03K23/66

Abstract: 本发明提供一种时钟生成方法及时钟生成电路，在所述时钟生成电路中，可变分频电路根据分频比设定信号生成将源时钟进行分频的可变分频时钟。本发明的第1时钟同步电路与源时钟同步而生成将可变分频时钟延迟最大时钟数的第1延迟时钟，并供给于控制电路。1个以上的第2时钟同步电路与源时钟同步而生成将可变分频时钟分别延迟最大时钟数的1个以上的第2延迟时钟，并供给于1个以上的各功能模块。