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公开(公告)号：CN119829349A
公开(公告)日：2025-04-15
申请号：CN202411969209.9
申请日：2024-12-30
Applicant: 江苏华创微系统有限公司
IPC: G06F11/22 , G06F11/263
Abstract: 本发明公开了一种针对小型MCU芯片的自动化验证方法，包括如下步骤：S1、通过调用一个或多个DUAL_DUT，对MCU芯片的多个接口模块进行测试；S2、在normal_memory.rom文件中通过C语言编写主机程序和发送程序，再向DUT存储器中加载上述生成的normal_memory.rom文件；S3、根据主从功能和主机程序以及发送接收功能和发送程序，生成normal_memory.rom文件，并将normal_memory.rom文件载入每个DUAL_DUT存储器中，再通过tb_soc_top.v文件调用每个DUAL_DUT。本发明通过调用一个或多个DUAL_DUT，解决了小型MCU芯片由于PAD端口限制无法同时测试多个接口模块的问题，提高了小型MCU芯片的验证效率，缩短了芯片研发周期。
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公开(公告)号：CN118733485A
公开(公告)日：2024-10-01
申请号：CN202410832812.6
申请日：2024-06-26
Applicant: 江苏华创微系统有限公司
Abstract: 本发明公开了一种支持多种数据位宽的高并发存储阵列，采用多个相同的bank，在任意一个bank中：内置有SRAM模块、读控制逻辑模块和写控制逻辑模块；SRAM模块由4个SRAM拼接而成，读控制逻辑模块用于控制bank接收读操作相关的信号或用于向bank外发送读出数据信号，读操作相关的信号包括读模式配置字信号、读写信号和读地址信号；写控制逻辑模块用于控制bank接收写操作相关的信号或接收写入数据信号，写操作相关的信号包括写模式配置字信号、读写信号和写地址信号；在片选信号有效时，按照读映射逻辑进行读操作或按照写映射逻辑进行写操作。本发明在bank的读写操作时增加读写模式配置字信号，同时自定义读写映射逻辑，有效支持多种数据位宽高效流水读写。
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公开(公告)号：CN118377456A
公开(公告)日：2024-07-23
申请号：CN202410412793.1
申请日：2024-04-08
Applicant: 江苏华创微系统有限公司
Abstract: 本发明公开了一种实现浮点乘加算法的RTL优化方法，包括如下步骤：S1、用booth编码进行尾数乘法得到部分积；用华莱士树进行压缩得到和值与进位；进行指数初步处理得到指数差；进行尾数对阶得到乘法指数，进而得到乘加结果指数；S2、将和值、进位和尾数输入到压缩器中压缩并传到加法器，得到加法运算结果和前导零预测个数；将加法运算结果传输到LZA进行前导零预测，得到结果指数；将前导零预测个数传到移位器进行移位输出；S3、获取移位输出的数据；将尾数、结果指数和符号位进行组合，得到组合数据；对组合数据进行特殊值判断；选择特殊值或组合数据为最终结果。本发明优化booth编码、华莱士树和压缩器的运算逻辑，改善结构、提高性能，并借助LZA降低开销。
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公开(公告)号：CN118261093A
公开(公告)日：2024-06-28
申请号：CN202410385339.1
申请日：2024-04-01
Applicant: 江苏华创微系统有限公司
IPC: G06F30/3312 , G06F30/398
Abstract: 本发明公开了一种利用时钟树的时序裕量进行时序收敛的方法，包括如下步骤：S1、利用时序收敛工具获取时钟树的时序报告和完整时序路径，从完整时序路径中获取每个有时序违例的寄存器的位置，确定每个有时序违例的寄存器对应的多个扇入点；S2、设置定制脚本获取每个寄存器在不同场景运行后具备的每个时序裕量，依据每个时序裕量，从步骤S1的每个扇入点中确定出每个有时序违例的寄存器的公共时钟分叉点；S3、参照步骤S1中的时序报告，对步骤S2中的公共时钟分叉点进行时序收敛操作。本发明利用时序收敛工具和定制脚本快速确定公共时钟分叉点，从而只需在一个位置进行时序修复，处理效率快，也有效避免了在时序修复时多个局部单元密度增大的情况。
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公开(公告)号：CN118132329A
公开(公告)日：2024-06-04
申请号：CN202311856655.4
申请日：2023-12-29
Applicant: 江苏华创微系统有限公司
IPC: G06F11/10
Abstract: 本发明公开了一种ECC校验设计方法，包括如下步骤：S1、对数据信息进行ECC编码，并写入Icache数据存储器；对标签信息进行ECC编码，并写入Icache标签存储器；S2、利用虚拟地址索引提取数据信息；利用物理地址索引提取标签信息并进行ECC解码；S3、对数据信息进行路预测，并根据标签信息判断路预测是否命中；若命中，则将数据信息中命中路的数据进行ECC解码，并在解码后传输给预译码模块进行译码；若未命中，则发出未命中请求信号，将未命中的数据和未命中的标签写入二级缓存，再返回对数据信息进行ECC编码、对标签信息进行ECC编码的步骤，进行循环，直至完成译码。本发明对缓存数据进行ECC校验，在路预测后才进行解码，保证准确性的同时，节省了使用面积与功耗。
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Patent Agency Ranking
公开(公告)号：CN117708475A
公开(公告)日：2024-03-15
申请号：CN202311813619.X
申请日：2023-12-27
Applicant: 江苏华创微系统有限公司
Abstract: 本发明公开了一种基于RVV1.0扩展的复数序列FFT蝶形运算方法，包括以下步骤：S1、在蝶形运算的一个分级中，获取需要处理的数据；S2、基于RVV1.0标准向量结构，在RISC‑V架构的预留指令编码空间中，自定义扩展指令I，得到乘累加运算的第一数据；S3、自定义扩展指令II，得到乘累加运算的第二数据，并结合第一数据作为乘累加运算结果；S4、自定义扩展指令III，得到乘减运算结果；S5、将结果存入向量寄存器，作为一个分级的运算结果；S6、存在下一个分级时进入下一个分级，返回步骤S1；不存在下一个分级时，蝶形运算结束。本发明利用三个扩展指令直接支持复数序列FFT蝶形运算，所需指令少、无需增加硬件逻辑资源，以较少的硬件开销实现了高效的处理性能。
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公开(公告)号：CN116864480A
公开(公告)日：2023-10-10
申请号：CN202310968661.2
申请日：2023-08-03
Applicant: 江苏华创微系统有限公司
IPC: H01L23/522 , H01L23/528 , H01L21/768
Abstract: 本发明公开了一种芯片和电感集成方法，包括以下步骤：S1、来料晶圆，磨划处理，得到芯片；S2、芯片正面可拆卸式安装在载体上；S3、芯片背面包封；S4、载体移除；S5、芯片正面制作布线层；S6、芯片正面上开窗口；S7、窗口内镀NiPdAu或作Bumping。优点，本发明方法，通过内置线路（一定的线宽线距）作成电感状，就在芯片上实现了芯片与电感的集成；这种集成结构减小了封装难度，节省了封装成本，减小封装尺寸及厚度，实现了产品的轻薄化。
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公开(公告)号：CN119847284A
公开(公告)日：2025-04-18
申请号：CN202411967174.5
申请日：2024-12-30
Applicant: 江苏华创微系统有限公司
IPC: G06F1/06 , G05B7/02 , G06F1/3287 , H03K17/13
Abstract: 本发明公开了一种支持时钟动态开关的多时钟域无毛刺切换方法，包括如下步骤：S1、MUX多路复用器根据各时钟源的开关情况输出一个常开的clk时钟信号，并将clk时钟信号发送到对应的时钟切换子模块中；S2、在时钟切换子模块中，clk时钟信号对应的sel时钟选择信号经过and门、三级寄存器和一级寄存器输出为clk时钟信号的门控信号，sel时钟选择信号的非信号经过and门和三级寄存器输出为待切换时钟的门控信号；S3、clk时钟信号采用下降沿触发的方式通过门控信号被关闭后，产生一个反馈信号，待切换时钟接收到反馈信号后，通过门控信号打开待切换时钟，完成切换。本发明提出的方法可应用于低功耗MCU的时钟切换系统，能实现多时钟切换。
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公开(公告)号：CN119739425A
公开(公告)日：2025-04-01
申请号：CN202411852974.2
申请日：2024-12-16
Applicant: 江苏华创微系统有限公司
Abstract: 本发明公开了一种向量化快速排序计算方法，包括步骤：S1、初始设置和分段；S2、判断循环变量是否小于N，若不是，转至S5；若是，计算当前段地址；S3、基础排序；S4、更新循环变量，转至S2；S5、判断是否存在尾部数据，若否，进行S6；若是，进行尾部数据基础排序；S6、判断段长度sn是否小于数据长度n，若否，转至S9；若是，进入S7；S7、进行s路归并排序；S8、令段长度sn*=s，转至S6；S9、判断当前目的地址是否为输出向量地址，若否，拷贝结果至输出向量；若是，排序结束。本发明解决了排序计算中数据多次重复搬移、时间复杂度高和向量化程度不高的问题，提升性能且适用的平台与芯片更广泛。
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公开(公告)号：CN119227601A
公开(公告)日：2024-12-31
申请号：CN202411205122.4
申请日：2024-08-30
Applicant: 江苏华创微系统有限公司
IPC: G06F30/327 , G06F30/33 , G06F30/398
Abstract: 本发明公开了一种基于FPGA实现多核dsp二级系统拆分验证的方法，包括如下步骤：S1、设置多核dsp和高速互联总线为一级系统；在高速互联总线的末端增加多个命令检测模块，利用多个命令检测模块替代待验证模块的功能；S2、多核dsp下发多个指令并进行验证，区分出存在问题的通路和不存在问题的通路；S3、设置FPGA中的待验证模块为二级系统，设置高速专用总线并将FPGA中的主频提升到二级系统所需的最低频率，用高速专用总线进行通信验证，得到验证结果。本发明将整体系统拆分为两级系统，使多核dsp移植时对FPGA内配置资源的使用和对主频的需求进行一定的分割，用一个FPGA就能移植多核dsp，降低成本且无需进行网表分割；同时保证了主频的需求，可验证的接口类型更多。
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