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公开(公告)号：CN117998845A
公开(公告)日：2024-05-07
申请号：CN202410043132.6
申请日：2024-01-11
Applicant: 北京超弦存储器研究院 , 清华大学
IPC: H10B12/00
Abstract: 本公开提供了动态随机存取存储器(DRAM)阵列结构及其操作方法和制造方法。根据本公开的DRAM阵列结构包括排列成M行N列的多个DRAM单元结构，每个DRAM单元结构包括存储电容器和选通晶体管。选通晶体管包括具有第一源/漏区、沟道区和第二源/漏区的竖直延伸的有源区，以及沿竖直方向设置在沟道区的第一侧的第一栅结构以及与第一侧相对的第二侧的第二栅结构，其中第一源/漏区和第二源/漏区中的一个连接到存储电容器。N个位线分别连接到N列DRAM单元结构中的选通晶体管的第一源/漏区和第二源/漏区中的另一个。M+1个字线分别连接到成镜像排列的M行DRAM单元结构的第一栅结构和第二栅结构。根据本公开，可以进一步实现DRAM阵列结构的尺寸微缩。
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公开(公告)号：CN117939882A
公开(公告)日：2024-04-26
申请号：CN202410044090.8
申请日：2024-01-11
Applicant: 北京超弦存储器研究院 , 清华大学
IPC: H10B12/00
Abstract: 本公开提供了具有双层字线的竖直型动态随机存取存储器(DRAM)阵列结构及其制造方法。该DRAM阵列结构包括排列成阵列的多个DRAM单元结构。根据本公开的DRAM阵列结构包括：衬底；奇数列或偶数列的DRAM单元结构的第一存储电容器，设置在衬底上；偶数列或奇数列的DRAM单元结构的第一位线，设置在第一存储电容器上方；各DRAM单元结构的选通晶体管，设置在第一存储电容器和第一位线上，其中，相邻行的DRAM单元结构的选通晶体管共享第一层字线和第二层字线；奇数列或偶数列的DRAM单元结构的第二位线，设置选通晶体管上；以及偶数列或奇数列的DRAM单元结构的第二存储电容器，设置在第二位线上方。根据本公开的DRAM阵列结构及其制造方法可以实现了进一步的尺寸微缩。
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公开(公告)号：CN117939880A
公开(公告)日：2024-04-26
申请号：CN202410043087.4
申请日：2024-01-11
Applicant: 北京超弦存储器研究院 , 清华大学
IPC: H10B12/00
Abstract: 本公开提供了用于制造具有双层字线的竖直型动态随机存取存储器(DRAM)阵列结构的方法，其中DRAM阵列结构包括排列成阵列的多个DRAM单元结构。根据本公开的用于制造DRAM阵列结构的方法包括：在基层上设置停止层和有源层；在有源层中形成沿列方向延伸的多个位线隔离槽以限定各DRAM单元结构的有源区在行方向上的尺寸；在有源层中形成沿行方向延伸的多个字线槽以限定各DRAM单元结构的有源区在列方向上的尺寸，其中，在多个字线槽中形成第一层字线和第二层字线；在各DRAM单元结构的有源区的一端形成存储电容器或位线；翻转DRAM阵列结构并且去除基层和停止层；以及在各DRAM单元结构的有源区的另一端形成位线或存储电容器。
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公开(公告)号：CN117156848A
公开(公告)日：2023-12-01
申请号：CN202310836478.7
申请日：2023-07-10
Applicant: 北京超弦存储器研究院 , 清华大学
IPC: H10B12/00
Abstract: 本公开提供了用于在半导体结构中埋入导体线的方法以及通过使用该方法形成的具有埋入导体线的半导体结构。根据本公开的方法包括：提供绝缘体上半导体(SOI)衬底，其从下而上依次包括支撑层、绝缘层和半导体层；在SOI衬底上依次设置牺牲层、有源层和硬掩模层；对硬掩模层进行构图和刻蚀以形成硬掩模阻挡部，并且在硬掩模阻挡部的两侧形成侧墙；使用硬掩模阻挡部和侧墙自对准刻蚀有源层、牺牲层和半导体层以形成延伸至绝缘层的第一槽；使用第一隔离介质填充第一槽；去除硬掩模阻挡部，并且使用侧墙自对准刻蚀有源层以形成使牺牲层暴露的第二槽；通过第二槽去除牺牲层以在有源层下方埋入导体线，第二槽延伸至绝缘层；以及使用第二隔离介质填充第二槽。
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公开(公告)号：CN103645419B
公开(公告)日：2016-06-08
申请号：CN201310656785.3
申请日：2013-12-06
Applicant: 清华大学 , 河北新天科创新能源技术有限公司 , 北京衡天北斗科技有限公司
IPC: G01R31/08
Abstract: 本发明提供了一种风电场电力线路的故障预警方法和系统，其中，方法包括：实时采集风电场电力线路上的行波电气量；根据行波电气量判断是否发生扰动，并记录扰动发生的时间；判断扰动是否发生在被监测的电力线路上；在判断结果为是时，计算扰动距离；比较本次扰动距离和上次扰动距离是否一致；在比较结果为一致时，计算被监测的电力线路上最近两次发生扰动的时间间隔；将时间间隔和预设的时间间隔进行比较，在时间间隔小于所述预设的时间间隔时，判定被监测的电力线路上将发生故障，输出故障预警结果。通过本发明，能够实时监测风电场电力线路的运行情况，及时提供风电场故障预警信息，减少风电场故障，提高风电场供电可靠性，保证风电场安全运行。
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Patent Agency Ranking
公开(公告)号：CN103928610A
公开(公告)日：2014-07-16
申请号：CN201410129502.4
申请日：2014-04-01
Applicant: 清华大学
Abstract: 本发明提出一种浮栅型阻变存储单元结构及其操作方法，该浮栅型阻变存储单元结构包括：半导体衬底；形成在半导体衬底之下的背电极；形成在半导体衬底之上的隧穿介质层；形成在隧穿介质层之上的浮栅；形成在浮栅之上的阻变存储介质层；以及形成在阻变存储介质层之上的上电极。本发明实施例的浮栅型阻变存储单元结构，结构简单，可以通过半导体领域成熟的工艺制造，兼容性高，适合大批量生产，成本较低；通过引入的浮栅结构，能够有效的改善传统RRAM在reset操作中的大电流问题，具有良好的存储性能和高密度集成潜力。
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公开(公告)号：CN100466320C
公开(公告)日：2009-03-04
申请号：CN200710063820.5
申请日：2007-02-12
Applicant: 清华大学
IPC: H01L41/187 , H01L41/24 , C04B35/46
Abstract: 本发明涉及用于铁电存储器的掺钕钛酸铋铁电薄膜及其低温制备方法，属于微电子新材料与器件范围，该薄膜的组成及组分为：Bi4-xNdxTi3O12，其中，Nd中的x为掺钕钛酸铋中Nd占Nd和Bi元素总量的摩尔百分数；该Bi元素的过剩含量占Bi、Nd和Ti元素总量的摩尔百分数的范围为5%＜Bi＜20%；薄膜厚度为20nm～500nm。该制备方法由制备掺钕钛酸铋前驱体溶胶和低温制备掺钕钛酸铋铁电薄膜两部分组成；本发明制备出来的铁电薄膜具有优异的抗疲劳特性、较高的剩余极化强度(Pr)，较低的操作电压(Vc)以及能与CMOS工艺技术兼容等特点。特别适用于铁电存储器应用。
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公开(公告)号：CN119069528A
公开(公告)日：2024-12-03
申请号：CN202410975925.1
申请日：2024-07-19
Applicant: 清华大学
IPC: H01L29/78 , H01L29/423 , H01L29/417 , H01L29/06 , G01N27/414 , H01L21/336
Abstract: 本申请公开了一种电解质栅控晶体管、电子装置、仿生感受电路及制备方法，属于仿生神经晶体管技术领域。电解质栅控晶体管包括：衬底；电极叠层结构，包括交替堆叠的多个电极层和多个绝缘层，多个电极层用于形成源极和多个漏极；多个栅控层，沿电极叠层结构的长度方向间隔开布置，且与电极叠层结构接触，栅控层包括沿远离电极叠层结构方向层叠的沟道层、电解质层和栅极层，沟道层至少部分与各电极层接触，沟道层、电解质层和栅极层在电极叠层结构上的正投影至少部分重叠，且重叠部分的投影与各电极层至少部分重叠。利用多栅极和多沟道的结构特点和长短时程混合记忆的电学特性，实现对生物伤害感受器的初级和高级疼痛感受特性的模拟，且结构简洁。
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公开(公告)号：CN118434157A
公开(公告)日：2024-08-02
申请号：CN202410423504.8
申请日：2024-04-09
Applicant: 清华大学
Abstract: 本公开提供了忆阻器存储单元和阵列及其操作方法和制造方法。根据本公开的忆阻器存储单元包括：忆阻器，包括第一电极和连接到位线的第二电极；以及选通晶体管，包括：竖直延伸的有源区，包括沿竖直方向从下而上依次设置的第一源/漏区、沟道区和第二源/漏区，其中第一源/漏区和第二源/漏区中的一个连接到源线，并且另一个连接到忆阻器的第一电极；以及第一至第四栅结构，其中第一栅结构和第二栅结构沿竖直方向从下而上设置在沟道区的第一侧，并且第三栅结构和第四栅结构沿竖直方向从下而上设置在沟道区的与第一侧相对的第二侧。根据本公开的忆阻器存储单元和阵列及其操作方法和制造方法，能够降低选通晶体管的漏电流，从而改善开关特性。
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公开(公告)号：CN117082855A
公开(公告)日：2023-11-17
申请号：CN202310840539.7
申请日：2023-07-10
Applicant: 北京超弦存储器研究院 , 清华大学
IPC: H10B12/00
Abstract: 本公开提供了在半导体结构中埋入导体线的方法和半导体结构。根据本公开的方法包括：提供衬底；在衬底上依次设置第一和第二牺牲层、有源层和硬掩模层，第二牺牲层具有相对于第一牺牲层的刻蚀选择性；对硬掩模层构图和刻蚀以形成硬掩模阻挡部并在其两侧形成侧墙；使用硬掩模阻挡部和侧墙自对准刻蚀有源层、第二和第一牺牲层以形成延伸至衬底的第一槽并且使用第一隔离介质填充第一槽；去除硬掩模阻挡部并且使用侧墙自对准刻蚀有源层以形成使第二牺牲层暴露的第二槽；通过第二槽去除第二牺牲层以在有源层下方埋入导体线并使第一牺牲层暴露；通过第二槽去除第一牺牲层，第二槽延伸至衬底；以及使用第二隔离介质填充第二槽和去除第一牺牲层留下的空间。
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