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公开(公告)号：CN110880934A
公开(公告)日：2020-03-13
申请号：CN201911242441.1
申请日：2019-12-06
Applicant: 清华大学深圳国际研究生院
Abstract: 本发明提供一种逐次逼近型模数转换器及校准方法，逐次逼近型模数转换器包括：采样/保持电路、数字-模拟转换器、比较器、逐次逼近逻辑电路、时钟生成电路和数字伪随机信号发生器；模拟输入信号连接到所述采样/保持电路，比较器的正负输入端分别与数字-模拟转换器和采样/保持电路相连接，输出端与逐次逼近逻辑电路相连接；逐次逼近逻辑电路与数字伪随机信号发生器连接到加法器输入，加法器的输出与数字-模拟转换器连接；逐次逼近逻辑电路与数字伪随机信号发生器连接到减法器输入，减法器输出为最终输出结果；时钟生成电路分别与比较器、逐次逼近逻辑电路相连。降低了谐波能量，提高了ADC的无杂散动态范围，有效改善了核心ADC的线性度。
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公开(公告)号：CN110880934B
公开(公告)日：2023-05-26
申请号：CN201911242441.1
申请日：2019-12-06
Applicant: 清华大学深圳国际研究生院
Abstract: 本发明提供一种逐次逼近型模数转换器及校准方法，逐次逼近型模数转换器包括：采样/保持电路、数字‑模拟转换器、比较器、逐次逼近逻辑电路、时钟生成电路和数字伪随机信号发生器；模拟输入信号连接到所述采样/保持电路，比较器的正负输入端分别与数字‑模拟转换器和采样/保持电路相连接，输出端与逐次逼近逻辑电路相连接；逐次逼近逻辑电路与数字伪随机信号发生器连接到加法器输入，加法器的输出与数字‑模拟转换器连接；逐次逼近逻辑电路与数字伪随机信号发生器连接到减法器输入，减法器输出为最终输出结果；时钟生成电路分别与比较器、逐次逼近逻辑电路相连。降低了谐波能量，提高了ADC的无杂散动态范围，有效改善了核心ADC的线性度。
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公开(公告)号：CN112865728B
公开(公告)日：2023-05-23
申请号：CN202110129617.3
申请日：2021-01-29
Applicant: 清华大学深圳国际研究生院
IPC: H03F3/20
Abstract: 本发明公开了一种可重构的运算放大器，包括套筒式共源共栅运算放大器结构，套筒式共源共栅运算放大器结构中部分MOS管各自的漏极和源极之间分别连接有开关，通过控制开关的闭合和断开切换于共源共栅运算放大器、差分单管放大器两种工作状态。本发明大大提高了运算放大器的可复用性，减少了额外的设计开销，由于设计是在共源共栅运算放大器的基础上设计的，不会增加额外的功耗。
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公开(公告)号：CN110912560B
公开(公告)日：2023-04-11
申请号：CN201911143612.5
申请日：2019-11-20
Applicant: 清华大学深圳国际研究生院
IPC: H03M1/54
Abstract: 一种带有可重构数据加权平均的多模过采样模数转换器，包括可重构环路滤波器、可重构量化器、带DWA通道、不带DWA通道、带分区DWA通道以及可重构DAC，所述带DWA通道、所述不带DWA通道、所述带分区DWA通道在所述可重构量化器和所述可重构DAC之间组成可重构DWA通道，其中，根据不同的模式选择所述带DWA、所述不带DWA通道和所述带分区DWA通道中任一者的开关导通，其中，在高速低精度模式下，控制所述不带DWA通道的开关导通，在低速高精度模式下，控制所述带DWA的开关导通，在介于两者之间的模式下，控制所述带分区DWA通道的开关导通。本发明的多模过采样模数转换器能够在调制器性能与环路延时上实现整体优化。
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公开(公告)号：CN113452369B
公开(公告)日：2022-09-20
申请号：CN202110531760.5
申请日：2021-05-17
Applicant: 清华大学深圳国际研究生院
IPC: H03M1/10
Abstract: 本发明公开了一种模数转换器及其数字校准方法，其中模数转换器包括环路滤波器、量化器、反馈DAC组件、双路选择开关、基准DAC单元和数字处理模块，反馈DAC组件包括多个并行连接的反馈DAC单元，从输入端到输出端之间环路滤波器、量化器和数字处理模块依次相互连接，反馈DAC组件的第一端和基准DAC单元的第一端分别以相反的极性接入环路滤波器，反馈DAC组件的第二端连接双路选择开关的第一端，双路选择开关的第二端可选择的两路中的第一路连接在量化器和数字处理模块之间，第二路连接第一数字序列信号；基准DAC单元的第二端连接第二数字序列信号。本发明能够有效、经济地消除模数转换器中的反馈DAC组件的动态误差和静态误差。
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Patent Agency Ranking
公开(公告)号：CN113055008B
公开(公告)日：2022-05-27
申请号：CN202110350313.X
申请日：2021-03-31
Applicant: 清华大学深圳国际研究生院
IPC: H03M1/10
Abstract: 本发明公开了一种改善电流舵型DAC线性度的电流源及一种DAC，包括：带有正负阻并联结构的两组电流源管(Mn1、Mn3，Mn2、Mn4)、两只共栅管(Mcas)、两组差分开关管(Msw)；所述两组电流源管由正阻部件(Mn1、Mn4)、负阻部件(Mn2、Mn3)交叉耦合并联形成；所述正阻部件、负阻部件的漏极分别与两只共栅管的源极连接；所述两只共栅管的漏极分别连接到两组差分开关管的源极。本发明极大提升DAC电流源的输出阻抗，减小非理想输出阻抗带来非线性问题的影响，可大大改善由于有限输出阻抗带来的非线性失真问题；可节省电压空间，不需要额外的放大器电路，减小整体电路的复杂度并节约功耗。
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公开(公告)号：CN113055008A
公开(公告)日：2021-06-29
申请号：CN202110350313.X
申请日：2021-03-31
Applicant: 清华大学深圳国际研究生院
IPC: H03M1/10
Abstract: 本发明公开了一种改善电流舵型DAC线性度的电流源及一种DAC，包括：带有正负阻并联结构的两组电流源管(Mn1、Mn3，Mn2、Mn4)、两只共栅管(Mcas)、两组差分开关管(Msw)；所述两组电流源管由正阻部件(Mn1、Mn4)、负阻部件(Mn2、Mn3)交叉耦合并联形成；所述正阻部件、负阻部件的漏极分别与两只共栅管的源极连接；所述两只共栅管的漏极分别连接到两组差分开关管的源极。本发明极大提升DAC电流源的输出阻抗，减小非理想输出阻抗带来非线性问题的影响，可大大改善由于有限输出阻抗带来的非线性失真问题；可节省电压空间，不需要额外的放大器电路，减小整体电路的复杂度并节约功耗。
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公开(公告)号：CN113452369A
公开(公告)日：2021-09-28
申请号：CN202110531760.5
申请日：2021-05-17
Applicant: 清华大学深圳国际研究生院
IPC: H03M1/10
Abstract: 本发明公开了一种模数转换器及其数字校准方法，其中模数转换器包括环路滤波器、量化器、反馈DAC组件、双路选择开关、基准DAC单元和数字处理模块，反馈DAC组件包括多个并行连接的反馈DAC单元，从输入端到输出端之间环路滤波器、量化器和数字处理模块依次相互连接，反馈DAC组件的第一端和基准DAC单元的第一端分别以相反的极性接入环路滤波器，反馈DAC组件的第二端连接双路选择开关的第一端，双路选择开关的第二端可选择的两路中的第一路连接在量化器和数字处理模块之间，第二路连接第一数字序列信号；基准DAC单元的第二端连接第二数字序列信号。本发明能够有效、经济地消除模数转换器中的反馈DAC组件的动态误差和静态误差。
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公开(公告)号：CN112865728A
公开(公告)日：2021-05-28
申请号：CN202110129617.3
申请日：2021-01-29
Applicant: 清华大学深圳国际研究生院
IPC: H03F3/20
Abstract: 本发明公开了一种可重构的运算放大器，包括套筒式共源共栅运算放大器结构，套筒式共源共栅运算放大器结构中部分MOS管各自的漏极和源极之间分别连接有开关，通过控制开关的闭合和断开切换于共源共栅运算放大器、差分单管放大器两种工作状态。本发明大大提高了运算放大器的可复用性，减少了额外的设计开销，由于设计是在共源共栅运算放大器的基础上设计的，不会增加额外的功耗。
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公开(公告)号：CN110912560A
公开(公告)日：2020-03-24
申请号：CN201911143612.5
申请日：2019-11-20
Applicant: 清华大学深圳国际研究生院
IPC: H03M1/54
Abstract: 一种带有可重构数据加权平均的多模过采样模数转换器，包括可重构环路滤波器、可重构量化器、带DWA通道、不带DWA通道、带分区DWA通道以及可重构DAC，所述带DWA通道、所述不带DWA通道、所述带分区DWA通道在所述可重构量化器和所述可重构DAC之间组成可重构DWA通道，其中，根据不同的模式选择所述带DWA、所述不带DWA通道和所述带分区DWA通道中任一者的开关导通，其中，在高速低精度模式下，控制所述不带DWA通道的开关导通，在低速高精度模式下，控制所述带DWA的开关导通，在介于两者之间的模式下，控制所述带分区DWA通道的开关导通。本发明的多模过采样模数转换器能够在调制器性能与环路延时上实现整体优化。
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