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公开(公告)号：CN112311398B
公开(公告)日：2023-09-22
申请号：CN202011324025.9
申请日：2020-11-23
Applicant: 电子科技大学 , 成都信息工程大学 , 中国人民解放军78092部队
IPC: H03M1/66
Abstract: 本发明公开了一种DDS数字信号生成速率翻倍的方法及系统，该系统用于匹配基于四开关结构双沿转换的DAC，包括：在双沿模式下，将数字信号发生单元产生的数字信号输出至插值滤波模块，通过插值滤波处理，实现所述数字信号的速率倍速转换，得到待调制数字信号；采用频率调制信号对所述待调制数字信号进行频率调制，得到频率调制后的数字信号输出至DAC模块，以实现四开关DAC模块在双沿模式下的数据转换速率翻倍；本发明所设计的DDS结构，利用一个插值滤波器加上调制的方案实现DA转换器12GSPS的数据输出，该DDS结构具有能够匹配DAC双工作模式、且节约硬件资源的优点。
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公开(公告)号：CN111831606B
公开(公告)日：2023-03-31
申请号：CN202010693273.4
申请日：2020-07-17
IPC: G06F15/78
Abstract: 本发明公开了一种基于FPGA的数据包精准延时方法及系统，包括：响应数据包写入请求，确定当前数据链路状态，并根据所述当前数据链路状态判断所述数据包能否被写入，若能，则利用分配算法给所述数据包分配一个存储子空间，并给所述数据包打上时间戳后写入所分配的存储子空间中进行存储，以及，根据当前时间值与数据包的时间戳持续判断每个数据包的存储时间是否满足该数据包的时延要求，若是，则将该数据包输出至其对应的目标端口；若否，则继续判断不满足时延要求的数据包。本发明通过设置计时器记录时间、并给每个可以被写入的数据包打上写入时间戳，由此判断模块能够根据数据包的时间戳以及计时器记录的当前时间值来精准控制每个数据包的延时取出。
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公开(公告)号：CN111555761A
公开(公告)日：2020-08-18
申请号：CN202010525423.0
申请日：2020-06-10
IPC: H03M13/27
Abstract: 本发明涉及5G-NR数据处理领域，具体涉及一种适用于5G-NR的并行交织器、解交织器以及方法。本发明通过每个处理时钟从输入端口中输入多个数据，从输出端口中输出多个数据，使交织器/解交织器内部在每个时钟内能够同时能处理从端口输入的多个数据，即通过提高交织器/解交织器内部数据处理的并行度，从而提高数据的吞吐量，降低处理延迟。且本发明适用于5G-NR中物理信道中使用LDPC信道编码方式的解交织或交织数据处理流程。
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公开(公告)号：CN111555761B
公开(公告)日：2023-03-28
申请号：CN202010525423.0
申请日：2020-06-10
IPC: H03M13/27
Abstract: 本发明涉及5G‑NR数据处理领域，具体涉及一种适用于5G‑NR的并行交织器、解交织器以及方法。本发明通过每个处理时钟从输入端口中输入多个数据，从输出端口中输出多个数据，使交织器/解交织器内部在每个时钟内能够同时能处理从端口输入的多个数据，即通过提高交织器/解交织器内部数据处理的并行度，从而提高数据的吞吐量，降低处理延迟。且本发明适用于5G‑NR中物理信道中使用LDPC信道编码方式的解交织或交织数据处理流程。
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公开(公告)号：CN112367128A
公开(公告)日：2021-02-12
申请号：CN202011188411.X
申请日：2020-10-30
IPC: H04B17/29 , H04B17/382 , H04L25/14
Abstract: 本发明涉及通讯领域，特别是一种基于相隔窗的突发信号频谱检测仪及盲检测方法。一种基于相隔窗的突发信号频谱检测仪及盲检测方法。本发明通过对采样得到的样本信号的功率谱进行隔帧比值，将突发信号从整个频带中筛选出来，从而可以根据该比值与预设的检测阈值进行比较，并通过将这些带宽进行合并，从而输出需要的整体信号带宽。本发明通过隔帧比值的方案，大幅降低传统双窗法带来的时间延迟，提高了检测精度，同时方法简单，具有计算量小，准确度高的特点。
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Patent Agency Ranking
公开(公告)号：CN112367128B
公开(公告)日：2021-09-14
申请号：CN202011188411.X
申请日：2020-10-30
IPC: H04B17/29 , H04B17/382 , H04L25/14
Abstract: 本发明涉及通讯领域，特别是一种基于相隔窗的突发信号频谱检测仪及盲检测方法。一种基于相隔窗的突发信号频谱检测仪及盲检测方法。本发明通过对采样得到的样本信号的功率谱进行隔帧比值，将突发信号从整个频带中筛选出来，从而可以根据该比值与预设的检测阈值进行比较，并通过将这些带宽进行合并，从而输出需要的整体信号带宽。本发明通过隔帧比值的方案，大幅降低传统双窗法带来的时间延迟，提高了检测精度，同时方法简单，具有计算量小，准确度高的特点。
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公开(公告)号：CN112311398A
公开(公告)日：2021-02-02
申请号：CN202011324025.9
申请日：2020-11-23
Applicant: 电子科技大学 , 成都信息工程大学 , 中国人民解放军78092部队
IPC: H03M1/66
Abstract: 本发明公开了一种DDS数字信号生成速率翻倍的方法及系统，该系统用于匹配基于四开关结构双沿转换的DAC，包括：在双沿模式下，将数字信号发生单元产生的数字信号输出至插值滤波模块，通过插值滤波处理，实现所述数字信号的速率倍速转换，得到待调制数字信号；采用频率调制信号对所述待调制数字信号进行频率调制，得到频率调制后的数字信号输出至DAC模块，以实现四开关DAC模块在双沿模式下的数据转换速率翻倍；本发明所设计的DDS结构，利用一个插值滤波器加上调制的方案实现DA转换器12GSPS的数据输出，该DDS结构具有能够匹配DAC双工作模式、且节约硬件资源的优点。
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公开(公告)号：CN111831606A
公开(公告)日：2020-10-27
申请号：CN202010693273.4
申请日：2020-07-17
IPC: G06F15/78
Abstract: 本发明公开了一种基于FPGA的数据包精准延时方法及系统，包括：响应数据包写入请求，确定当前数据链路状态，并根据所述当前数据链路状态判断所述数据包能否被写入，若能，则利用分配算法给所述数据包分配一个存储子空间，并给所述数据包打上时间戳后写入所分配的存储子空间中进行存储，以及，根据当前时间值与数据包的时间戳持续判断每个数据包的存储时间是否满足该数据包的时延要求，若是，则将该数据包输出至其对应的目标端口；若否，则继续判断不满足时延要求的数据包。本发明通过设置计时器记录时间、并给每个可以被写入的数据包打上写入时间戳，由此判断模块能够根据数据包的时间戳以及计时器记录的当前时间值来精准控制每个数据包的延时取出。
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公开(公告)号：CN116961689A
公开(公告)日：2023-10-27
申请号：CN202310893293.X
申请日：2023-07-20
Applicant: 电子科技大学
Abstract: 本发明属于硬件平台设计技术领域，尤其是涉及一种距离感知与通信一体化系统的硬件设计方法。本发明提出一种使用高隔离度射频开关进行混频器输入切换实现的通信与距离感知一体化平台。通过切换通信双方各自发射部分与接收部分混频器参考信号输入，实现通信、距离感知主机、距离感知从机三种模式。与现有技术相比，本发明的硬件设计方法能合理使用现有资源完成多种功能。
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公开(公告)号：CN116930946A
公开(公告)日：2023-10-24
申请号：CN202310893294.4
申请日：2023-07-20
Applicant: 电子科技大学
Abstract: 本发明属于FMCW测距技术领域，尤其是涉及一种基于基带直接采样的FMCW系统。本发明的系统将FMCW波形视为特殊的通信序列，在限制带宽后通过通信系统的发射通道直接发送，在接收到测距目标的转发信号后不再采用传统的FMCW系统在模拟域混频的模式，而是进行下变频至基带，并由AD直接采样，获得的数字序列在基带处理单元中进行混频，称该设备为主机。测距目标在此类系统中通常是相同的通信设备，该设备在进入测距模式后对接收信号采样后再通过发射通道发射，其功能与目标表面的反射相同，称该设备为从机。本发明系统的硬件设计与一般通信系统完全一致，仅需要改变基带处理单元内部的程序便可切换测距功能与通信功能。
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