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公开(公告)号：CN116340048A
公开(公告)日：2023-06-27
申请号：CN202211472890.7
申请日：2022-11-23
Applicant: 英特尔公司
Abstract: 通过编码存储器请求以包括错误校正码来保护存储器请求。将存储器请求中的位的子集与预定义模式进行比较以确定位的所述子集是否匹配预定义模式，其中，匹配指示压缩可以应用于所述存储器请求。生成错误校正码以用于所述存储器请求，以及编码所述存储器请求以移除位的所述子集，添加所述错误校正码，以及将至少一个元数据位添加到所述存储器请求以生成所述存储器请求的受保护版本，其中，所述至少一个元数据位标识所述压缩是否曾应用于所述存储器请求。
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公开(公告)号：CN117616407A
公开(公告)日：2024-02-27
申请号：CN202280046214.5
申请日：2022-03-31
Applicant: 英特尔公司
Inventor： J·B·弗里曼 , B·奥 , S·D·普拉甘地 , K·P·马 , R·S·帕沃洛斯基 , B·C·克里希那穆蒂 , S·夏玛 , S·P·瓦桑莎库马尔 , J·霍华德 , D·S·克洛登
IPC: G06F15/80 , G06F13/16 , G06F15/173 , G06F15/17
Abstract: 提供一种系统，所述系统包括图形处理核的集合和密集计算核的集合，其中所述图形处理核的集合和所述密集核的集合在网络中被互连。所述密集计算核包括卸载队列电路模块，以从所述图形处理核的集合接收处置密集计算工作负荷的卸载请求。还在所述系统中提供存储器控制器以供由所述图形处理核用于与稀疏图形应用关联的对存储器进行读取和写入中，所述存储器控制器被增强以有效地处置稀疏图形应用中的存储器事务。
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Patent Agency Ranking
公开(公告)号：CN110659115A
公开(公告)日：2020-01-07
申请号：CN201910456238.8
申请日：2019-05-29
Applicant: 英特尔公司
Inventor： W·P·格里芬 , J·弗莱曼 , J·霍华德 , S·P·帕克 , R·帕洛夫斯基 , M·阿博特 , S·克莱恩 , S·简恩 , A·莫尔 , V·凯夫 , F·佩特里尼 , I·甘涅夫
Abstract: 描述了用于利用硬件辅助任务调度的多线程处理器核的装置、方法和系统的实施例。在实施例中，处理器包括第一硬件线程、第二硬件线程和任务管理器。任务管理器用于向第一硬件线程发出任务。任务管理器包括硬件任务队列，其中用于存储多个任务描述符。任务描述符中的每一个用于表示单个任务、迭代任务的集合、和任务的链接列表中的一者。
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公开(公告)号：CN105814537B
公开(公告)日：2019-07-09
申请号：CN201380081287.9
申请日：2013-12-27
Applicant: 英特尔公司
CPC classification number: G06F5/065 , G06F5/14 , G06F13/1673 , G06F13/28 , G06F13/4027 , G06F2205/067 , G06F2205/126 , Y02D10/14 , Y02D10/151
Abstract: 一种用于管理输入/输出(I/O)数据的装置可以包括：流送I/O控制器，用于从加载/存储域部件接收数据，并将所述数据输出为包括第一数据移动类型和第一数据格式类型的第一数据类型的第一流送数据。所述装置还可以包括至少一个加速器，其耦合到所述流送I/O控制器，用于接收所述第一流送数据，将所述第一流送数据转换为具有与第一数据类型不同的第二数据类型的第二流送数据，并输出所述第二流送数据。此外，所述装置可以包括流送互连，用于将所述第二数据引导到配置为接收所述第二数据类型的数据的对等设备。
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公开(公告)号：CN105814537A
公开(公告)日：2016-07-27
申请号：CN201380081287.9
申请日：2013-12-27
Applicant: 英特尔公司
CPC classification number: G06F5/065 , G06F5/14 , G06F13/1673 , G06F13/28 , G06F13/4027 , G06F2205/067 , G06F2205/126 , Y02D10/14 , Y02D10/151
Abstract: 一种用于管理输入/输出(I/O)数据的装置可以包括：流送I/O控制器，用于从加载/存储域部件接收数据，并将所述数据输出为包括第一数据移动类型和第一数据格式类型的第一数据类型的第一流送数据。所述装置还可以包括至少一个加速器，其耦合到所述流送I/O控制器，用于接收所述第一流送数据，将所述第一流送数据转换为具有与第一数据类型不同的第二数据类型的第二流送数据，并输出所述第二流送数据。此外，所述装置可以包括流送互连，用于将所述第二数据引导到配置为接收所述第二数据类型的数据的对等设备。
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公开(公告)号：CN117940895A
公开(公告)日：2024-04-26
申请号：CN202280046975.0
申请日：2022-11-22
Applicant: 英特尔公司
Inventor： R·S·帕夫洛夫斯基 , S·N·克莱恩 , J·霍华德 , J·B·弗莱曼 , I·B·加涅夫
IPC: G06F9/30 , G06F12/02 , G06F12/1081
Abstract: 在一个实施例中，处理器包括解码电路模块和存储器卸载电路模块。解码电路模块解码指令以执行直接存储器访问(DMA)操作，所述指令包括操作码和一个或多个字段。操作码指示要执行的DMA操作的类型。一个或多个字段指示目的地存储器区域和一个或多个数据操作数。存储器卸载电路模块从执行管线卸载指令并执行DMA操作。
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公开(公告)号：CN111755043A
公开(公告)日：2020-10-09
申请号：CN202010152448.0
申请日：2020-03-06
Applicant: 英特尔公司
IPC: G11C8/04 , G06F13/16 , G06F12/0802 , G06F9/30 , G06F9/38
Abstract: 本申请公开了数组广播和约简系统和方法。本公开涉及使用直接存储器访问(DMA)控制电路来执行一个或多个广播或约简操作的系统和方法。DMA控制电路执行促进数据到系统存储器电路中的多个目的地地址的广播分发的经修改的指令集架构(ISA)。广播指令可包括对单个值到每个目的地地址的广播。广播指令可包括对数据数组到每个目的地地址的广播。DMA控制电路还可执行促进从系统存储器中的多个源地址检取数据并使用所检取的数据来执行一个或多个操作的约简指令。由于是DMA控制电路而不是处理器电路来执行广播和约简操作，因此系统速度和效率有益地增强。
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