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公开(公告)号：CN1169045C
公开(公告)日：2004-09-29
申请号：CN99816486.0
申请日：1999-01-15
Applicant: 英特尔公司
IPC: G06F9/38
CPC classification number: G06F9/3808 , G06F9/3802 , G06F9/3836 , G06F12/0875
Abstract: 一个由数据阵列(14)和控制逻辑(26)组成的高速缓存。数据阵列(14)含有若干数据线；控制逻辑(26)则用来存储数据线中的许多指令跟踪段，其中包括跨越多个数据线的跟踪段。在一个具体实施例中，每个跟踪段含有一个或多个具有一条或多条基本指令块的跟踪段成员；每个跟踪段成员拥有一条数据线；多线跟踪段的数据线是有序组合的(逻辑组合的)。检索多线跟踪段的跟踪段成员时，先确定存有跟踪段的第一跟踪段成员的数据线，然后再根据数据线的逻辑序列组合依次确定存有其余跟踪段成员的其余的数据线。
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公开(公告)号：CN1354852A
公开(公告)日：2002-06-19
申请号：CN99816486.0
申请日：1999-01-15
Applicant: 英特尔公司
IPC: G06F9/38
CPC classification number: G06F9/3808 , G06F9/3802 , G06F9/3836 , G06F12/0875
Abstract: 一个由数据阵列(14)和控制逻辑(26)组成的高速缓存。数据阵列(14)含有若干数据线;控制逻辑(26)则用来存储数据线中的许多指令跟踪段,其中包括跨越多个数据线的跟踪段。在一个具体实施例中,每个跟踪段含有一个或多个具有一条或多条基本指令块的跟踪段成员;每个跟踪段成员拥有一条数据线;多线跟踪段的数据线是有序组合的(逻辑组合的)。检索多线跟踪段的跟踪段成员时,先确定存有跟踪段的第一跟踪段成员的数据线,然后再根据数据线的逻辑序列组合依次确定存有其余跟踪段成员的其余的数据线。
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公开(公告)号：CN1208716C
公开(公告)日：2005-06-29
申请号：CN00819421.1
申请日：2000-12-29
Applicant: 英特尔公司
IPC: G06F9/38
CPC classification number: G06F9/3863 , G06F9/3842 , G06F9/3861
Abstract: 根据本发明的一个方面，所提供的微处理器包括执行核心、第一重放机制和第二重放机制。执行核心在执行第一条指令当中执行数据预测。如果检测到指示数据预测错误的第一类型的错误，第一重放机制用来通过第一重放路径重放第一条指令。如果检测到指示数据预测错误的第二类型的错误，第二重放机制用来通过第二重放路径重放第一条指令。
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公开(公告)号：CN1452736A
公开(公告)日：2003-10-29
申请号：CN00819421.1
申请日：2000-12-29
Applicant: 英特尔公司
IPC: G06F9/38
CPC classification number: G06F9/3863 , G06F9/3842 , G06F9/3861
Abstract: 根据本发明的一个方面，所提供的微处理器包括执行核心、第一重放机制和第二重放机制。执行核心在执行第一条指令当中执行数据预测。如果检测到指示数据预测错误的第一类型的错误，第一重放机制用来通过第一重放路径重放第一条指令。如果检测到指示数据预测错误的第二类型的错误，第二重放机制用来通过第二重放路径重放第一条指令。
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