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公开(公告)号：CN118199623A
公开(公告)日：2024-06-14
申请号：CN202410193163.X
申请日：2024-02-21
Applicant: 西安电子科技大学
Abstract: 本发明提供了一种应用于锁相环的锁定检测电路，所述锁定检测电路通过检测锁相环中鉴频鉴相器的两个输出信号通过异或门的脉宽，确定锁相环处于锁定状态还是锁定前状态。由于通过异或门的检测信号的脉宽就代表了锁相环参考信号和反馈信号的相位差，通过这个相位差即可确定锁相环的状态。本发明的锁定检测电路还可用于锁相环鉴频鉴相器为消除死区效应而加大延时的情况，且计数器模块为可调位数，可应对于不同需求，而且可根据调节延时滤波电路来使得该锁定检测电路不会由于错判而失锁。
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公开(公告)号：CN112073065A
公开(公告)日：2020-12-11
申请号：CN202010807251.6
申请日：2020-08-12
Applicant: 西安电子科技大学
Abstract: 本发明公开了一种新型毫米波亚采样DDS混频小数分频锁相环结构，包括：缓冲器、第一亚采样鉴相器PD1、第二亚采样鉴相器PD2、DDS、DAC、乘法器、电压电流转换电路、低通滤波器、第一反相器链F1、第二反相器链F2、分频器和压控振荡器。本发明在采样输出过后再进行混频，需要的DDS输出频率大大降低，降低了功耗的同时，可以达到很好的线性度和很低的功耗。本发明的特点是DDS输出信号频率高分辨率特性不受锁相环影响，锁相环使频率合成器可以以最小频率步进在较宽频率范围内跳变，DDS则提供在较窄频率范围可以以很小频率步进跳变的能力。因此其宽带变频速度取决于锁相环环路锁定时间，环路锁定后的窄带变频速度则取决于DDS的变频时间。
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公开(公告)号：CN110299911A
公开(公告)日：2019-10-01
申请号：CN201910502897.0
申请日：2019-06-11
Applicant: 西安电子科技大学
Abstract: 本发明属于电子电路技术领域，具体涉及一种多相时钟产生电路，包括：时钟信号输出端，用于产生高频时钟信号；控制信号输出端，用于产生控制信号；时钟恢复模块，用于接收高频时钟信号的幅度，并产生恢复高频时钟信号；时钟分频模块，用于将恢复高频时钟信号转换为分频时钟信号；移相模块，根据恢复时钟信号对分频时钟信号的相位进行移相，产生时钟相位信号；相位选择内插模块，根据控制信号对时钟相位信号进行选择、内插操作得到目的时钟信号。本发明通过对外部输入时钟进行相位内插的方式产生多相时钟，其中时钟分频模块、相位选择内插模块都为数字逻辑实现，具有功耗低、空占比不变的有益效果。
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公开(公告)号：CN119363104A
公开(公告)日：2025-01-24
申请号：CN202411279228.9
申请日：2024-09-12
Applicant: 西安电子科技大学
Abstract: 本发明公开了一种射频毫米波倍频器电路，包括：第一占空比调整电路，包括占空比校准电路、占空比检测电路、电荷泵和环路滤波器，占空比校准电路用于根据上一级输出的反馈信号调整本级接收的第一差分信号的占空比，输出本级占空比相同的第二差分信号；占空比检测电路用于输出共模电压信号；电荷泵用于将共模电压信号转换为电流信号；环路滤波器用于将电流信号进行调整转换为反馈信号，向占空比校准电路输出下一级所需的反馈信号；第一延时电路，第一延时电路用于对第二差分信号进行延时；第一倍频器电路，第一倍频器电路用于根据延时的第二差分信号将第二差分信号的频率成倍增加。本发明能够提供宽带宽、全模拟快速校准、低功耗且占用面积小的倍频器。
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公开(公告)号：CN110071718B
公开(公告)日：2021-01-08
申请号：CN201910181490.2
申请日：2019-03-11
Applicant: 西安电子科技大学
Abstract: 本发明公开了一种亚采样鉴相器及其锁相环，亚采样鉴相器包括第一采样保持电路、第二采样保持电路、第一选择器、第二选择器，第一采样保持电路和第二采样保持电路分别用于进行采样和保持处理，得到第一输出信号、第二输出信号、第三输出信号和第四输出信号；第一选择器和第二选择器，分别连接第一采样保持电路和第二采样保持电路，用于根据第一控制信号和第二控制信号从第一输出信号、第二输出信号、第三输出信号和第四输出信号中选择输出第一保持信号、第二保持信号。本发明基于亚采样鉴相器的锁相环，采用两通道分别利用参考信号的上升沿和下降沿对VCO输出信号交替进行采样和保持处理，避免了传统鉴频鉴相器延迟失配引起的杂散、噪声问题。
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Patent Agency Ranking
公开(公告)号：CN110391802B
公开(公告)日：2020-12-01
申请号：CN201910502090.7
申请日：2019-06-11
Applicant: 西安电子科技大学
Abstract: 本发明属于电子电路技术领域，具体涉及一种基于数字逻辑实现的频移高斯脉冲产生电路，延时模块的第一输入端与延时控制信号输出端连接，延时模块的第二输入端与触发信号输出端连接；延时模块的输出端与脉冲产生逻辑模块的第一输入端连接，延时模块的输出端与脉冲组合逻辑的第一输入端连接，脉冲组合逻辑的输出端与输出端Vout连接；译码模块的输入端与控制信号输出端连接，译码模块的第一输出端与脉冲产生逻辑模块的第二输入端连接，译码模块的第二输出端与脉冲组合逻辑单元的第二输入端连接。具有低功耗、小面积、较大调节范围的有益效果。
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公开(公告)号：CN118199626A
公开(公告)日：2024-06-14
申请号：CN202410189631.6
申请日：2024-02-20
Applicant: 西安电子科技大学
Abstract: 本发明提供了一种应用于锁相环的快速自动频率校准电路，该电路采用锁相环中自动频率校准的模拟电路方法，该校准电路包括三分频电路、二十分频电路、周期转电压电路、选择电路、比较器电路以及SAR逻辑电路。本发明通过奇数分频电路和周期转电压电路使得参考信号或输入信号进行分频，之后将整数或者小数分频后的信号的频率大小以模拟电压的形式输出，进而通过比较器电路直接比较，比较器的比较结果再通过SAR逻辑电路控制来调节压控振荡器的电容阵列控制字，最终达到所需的频率带上。本发明在锁相环的整数分频模式和小数分频模式中都能够实现快速频率校准。
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公开(公告)号：CN112073065B
公开(公告)日：2023-03-14
申请号：CN202010807251.6
申请日：2020-08-12
Applicant: 西安电子科技大学
Abstract: 本发明公开了一种毫米波亚采样DDS混频小数分频锁相环结构，包括：缓冲器、第一亚采样鉴相器PD1、第二亚采样鉴相器PD2、DDS、DAC、乘法器、电压电流转换电路、低通滤波器、第一反相器链F1、第二反相器链F2、分频器和压控振荡器。本发明在采样输出过后再进行混频，需要的DDS输出频率大大降低，降低了功耗的同时，可以达到很好的线性度和很低的功耗。本发明的特点是DDS输出信号频率高分辨率特性不受锁相环影响，锁相环使频率合成器可以以最小频率步进在较宽频率范围内跳变，DDS则提供在较窄频率范围可以以很小频率步进跳变的能力。因此其宽带变频速度取决于锁相环环路锁定时间，环路锁定后的窄带变频速度则取决于DDS的变频时间。
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公开(公告)号：CN110557119B
公开(公告)日：2021-07-09
申请号：CN201910677851.2
申请日：2019-07-25
Applicant: 西安电子科技大学
Abstract: 本发明涉及一种射频毫米波亚采样级联的DAC反馈锁相环，包括：第一级锁相环和第二级锁相环，其中，所述第一级锁相环用于实现m分频的功能，包括分频模块和数字模拟转换器，所述分频模块用于对输入信号进行分频，分频后的信号作为所述数字模拟转换器的时钟信号，所述数字模拟转换器作为反馈电路根据所述时钟信号输出第一反馈信号；所述第二级锁相环用于实现n分频的功能；所述第二级锁相环的输入端与所述第一级锁相环的输出端连接，使得所述DAC反馈锁相环实现m*n分频的功能，其中m、n均为≥1的整数。
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公开(公告)号：CN110557119A
公开(公告)日：2019-12-10
申请号：CN201910677851.2
申请日：2019-07-25
Applicant: 西安电子科技大学
Abstract: 本发明涉及一种射频毫米波亚采样级联的DAC反馈锁相环，包括：第一级锁相环和第二级锁相环，其中，所述第一级锁相环用于实现m分频的功能，包括分频模块和数字模拟转换器，所述分频模块用于对输入信号进行分频，分频后的信号作为所述数字模拟转换器的时钟信号，所述数字模拟转换器作为反馈电路根据所述时钟信号输出第一反馈信号；所述第二级锁相环用于实现n分频的功能；所述第二级锁相环的输入端与所述第一级锁相环的输出端连接，使得所述DAC反馈锁相环实现m*n分频的功能，其中m、n均为≥1的整数。
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