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公开(公告)号：CN119543960A
公开(公告)日：2025-02-28
申请号：CN202410908221.2
申请日：2024-07-08
Applicant: 西安电子科技大学 , 西安电子科技大学广州研究院
Abstract: 本发明涉及译码技术领域，尤指一种基于早停机制的WB算法的硬件架构，包括控制模块和处理单元，处理单元包括PE0处理单元阵列和PE1处理单元阵列，每个PE0包括3个寄存器、两个乘法器和一个加法器，每个PE1包含2个寄存器、两个乘法器和一个加法器，将差异值的计算与多项式更新并行进行，缩短硬件实现的关键路径长度，降低系统延时。实现差异值在上一轮迭代中完成计算，因此可以与多项式的更新并行进行，提升整个系统的主频。在硬件架构上可实现的频域变体FEPWB算法，在满足早停机制时可以提前停止计算，显著降低译码功耗。
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