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公开(公告)号：CN117355829A
公开(公告)日：2024-01-05
申请号：CN202280037392.1
申请日：2022-04-19
Applicant: 高通股份有限公司
IPC: G06F17/16
Abstract: 本发明公开了用于每列多个操作的数字存算一体(DCIM)位单元电路布局和DCIM阵列电路。包括DCIM位单元电路的DCIM位单元阵列电路被配置为评估每时钟循环的多个乘法运算的结果，该DCIM位单元阵列电路包括成列布置的示例性DCIM位单元电路布局。DCIM位单元电路布局中的DCIM位单元电路各自耦合到列中的多个列输出线中的一个列输出线。在此方面，在系统时钟的每个循环中，该多个列输出线中的每个列输出线接收耦合到列输出线的DCIM位单元电路的乘法运算的结果。该DCIM位单元阵列电路包括数字感测放大器，该数字感测放大器被耦合到多个列输出线中的每个列输出线以可靠地评估每循环的多个乘法运算的结果。
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公开(公告)号：CN115053290A
公开(公告)日：2022-09-13
申请号：CN202180012851.6
申请日：2021-01-12
Applicant: 高通股份有限公司
IPC: G11C7/10 , G11C11/412 , G11C11/419 , G11C7/12 , G11C5/02 , G11C8/16 , G11C27/02
Abstract: 包括具有共享预加载线和共享激活线的存储器中计算(CIM)NAND或NOR 8T‑SRAM位单元阵列的集成装置。每个存储器中计算(CIM)NAND或NOR 8T‑SRAM位单元包括(6T)SPRAM电路配置，耦合到六晶体管(6T)SPRAM电路配置的第一晶体管、耦合到第一晶体管的第二晶体管、耦合到第二晶体管的第三晶体管、以及耦合到第二晶体管与第三晶体管的电容器。存储器电路包括耦合到第三晶体管的读取字线、耦合到第三晶体管的读取位线以及耦合到第二晶体管的激活线。存储器位单元可以被配置为作为NAND存储器位单元操作。存储器位单元可以被配置为作为NOR存储器位单元操作。
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公开(公告)号：CN114270440A
公开(公告)日：2022-04-01
申请号：CN202080048628.2
申请日：2020-06-01
Applicant: 高通股份有限公司
IPC: G11C11/419 , G11C8/14 , G11C7/12 , G11C7/10 , G11C5/14
Abstract: 一种电荷共享存储器中计算(CIM)可以包括在XNOR输出节点与系统电压之间具有内部电容器的XNOR位单元。可替代地，一种电荷共享CIM可以包括在XNOR输出节点与读取位线之间具有内部电容器的XNOR位单元。可替代地，电荷共享CIM可以包括在XNOR与具有单独的写入位线和写入位线条的读取位线之间具有内部cap的XNOR位单元。
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公开(公告)号：CN103201797A
公开(公告)日：2013-07-10
申请号：CN201180053107.7
申请日：2011-11-04
Applicant: 高通股份有限公司
IPC: G11C11/412 , H01L21/8244 , H01L27/11
CPC classification number: G11C11/4125 , H01L27/1104 , Y10T29/49117
Abstract: 使用独立栅极鳍式场效应晶体管FinFET架构的稳定SRAM单元在例如读取静态噪声容限RSNM和写入噪声容限WNM等装置参数方面提供优于常规SRAM单元的改进。示范性SRAM单元包括一对存储节点、一对位线、一对上拉装置、一对下拉装置和一对通过门装置。第一控制信号和第二控制信号经配置以调整所述通过门装置的驱动强度，且第三控制信号经配置以调整所述上拉装置的驱动强度，其中所述第一控制信号是以与位线方向正交的方式投送，且所述第二和第三控制信号是在与所述位线方向相同的方向上投送。通过在读取和写入操作期间调整所述上拉装置和通过门装置的驱动强度来改进RSNM和WNM。
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Patent Agency Ranking
公开(公告)号：CN102782761A
公开(公告)日：2012-11-14
申请号：CN201180012327.5
申请日：2011-02-04
Applicant: 高通股份有限公司
IPC: G11C8/16 , G11C11/412
CPC classification number: G11C8/16 , G11C11/412
Abstract: 一种多端口RAM电路具有耦合到多个位线(a-位、b-位)及多个位线条(a-位b、b-位b)的数据输入线(DIN)。所述电路还具有多个字线(a-wl、b-wl)。存储器单元耦合到所述位线、位线条及字线。所述电路进一步包括控制器(201)，所述控制器(201)使所述字线能够大体上同时将值从所述位线写入到所述存储器单元。
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公开(公告)号：CN117751346A
公开(公告)日：2024-03-22
申请号：CN202280053520.1
申请日：2022-07-18
Applicant: 高通股份有限公司
IPC: G06F7/544
Abstract: 某些方面提供一种用于执行机器学习任务的装置，并且具体地，提供存储器中计算架构。一个方面提供一种用于存储器中计算的电路。该电路大体上包括：多个存储器单元，该多个存储器单元位于存储器的多个列中的每一个列上，该多个存储器单元被配置为存储表示神经网络的权重的多个位，其中该多个列中的每一个列上的该多个存储器单元位于该存储器的不同字线上；多个加法电路，每个加法电路耦合到该多个列中的相应一个列；第一加法器电路，该第一加法器电路耦合到该多个加法电路中的至少两个加法电路的输出；和累加器，该累加器耦合到该第一加法器电路的输出。
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公开(公告)号：CN116529816A
公开(公告)日：2023-08-01
申请号：CN202180078547.1
申请日：2021-09-30
Applicant: 高通股份有限公司
IPC: G11C5/02
Abstract: 存内计算(CIM)位单元阵列电路包括用于乘法累加运算的CIM位单元电路。CIM位单元电路包括存储器位单元电路，用于以真实和互补形式存储权重数据。CIM位单元电路包括真实传输门电路和互补传输门电路，用于在乘积节点上生成权重数据与激活输入的二进制乘积。RWL电路将乘积节点耦合到接地电压以进行初始化。CIM位单元电路还包括多个连续栅极，每个栅极耦合到存储器位单元电路、真实传输门电路、互补传输门电路和RWL电路中的至少一个电路。CIM位单元阵列电路中的CIM位单元电路中的每个CIM位单元电路被布置在包括RWL电路的CIM位单元电路布局的定向上。
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公开(公告)号：CN109716514A
公开(公告)日：2019-05-03
申请号：CN201780056517.4
申请日：2017-08-08
Applicant: 高通股份有限公司
IPC: H01L23/522 , H01L23/528
Abstract: 在电介质层上的超厚金属(UTM)导体的占用面积内提供部分金属填充来加强电介质层，以抑制UTM导体的分层，而不会在UTM导体和部分金属填充之间引起显著的电耦合。
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