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    백-바이어스 영역을 갖는 반도체 소자
    1.
    发明授权
    백-바이어스 영역을 갖는 반도체 소자 有权

    公开(公告)号：KR101926356B1

    公开(公告)日：2018-12-07

    申请号：KR1020110129558

    申请日：2011-12-06

    Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

    Inventor： 선민철 ,  박병국

    IPC: H01L29/78 ,  H01L21/336

    Abstract: 기판 상에 백-바이어스 영역(back-bias region)이 배치된다. 상기 기판 및 상기 백-바이어스 영역을 덮는 매립 절연 막이 형성된다. 상기 매립 절연 막 상에 상기 백-바이어스 영역과 부분적으로 중첩된 바디(body)가 형성된다. 상기 바디(body)에 접촉된 드레인(drain)이 배치된다. 상기 바디(body)의 상면 및 측면을 덮는 게이트 전극이 배치된다.

    ｈｉｇｈ-Ｋ막을 스페이서 에치 스톱으로 이용하는 반도체 소자 형성 방법 및 관련된 소자
    2.
    发明授权
    ｈｉｇｈ-Ｋ막을 스페이서 에치 스톱으로 이용하는 반도체 소자 형성 방법 및 관련된 소자 有权

    公开(公告)号：KR101878311B1

    公开(公告)日：2018-07-17

    申请号：KR1020110147035

    申请日：2011-12-30

    Applicant: 삼성전자주식회사 ,  서울대학교산학협력단

    Inventor： 선민철 ,  박병국

    IPC: H01L21/336 ,  H01L29/78

    CPC classification number: H01L29/6653 ,  H01L29/665 ,  H01L29/6656 ,  H01L29/6659 ,  H01L29/7833

    Abstract: 기판상에게이트전극을형성한다. 상기게이트전극의측면및 상기게이트전극에가까운(near) 상기기판상에제1 버퍼층, 제2 버퍼층, 및제3 버퍼층을형성한다. 상기제3 버퍼층은상기제2 버퍼층보다높은유전상수를갖는물질막이다. 상기제3 버퍼층 상에상기게이트전극의측면을덮는스페이서를형성한다. 상기게이트전극에가까운(near) 상기기판상에상기제3 버퍼층이노출된다. 상기노출된제3 버퍼층을제거하여상기기판상에상기제2 버퍼층을노출한다. 상기노출된제2 버퍼층을제거하여상기기판상에상기제1 버퍼층을노출한다. 상기스페이서를이온주입마스크로사용하여상기기판내에깊은접합(deep junction)을형성한다. 상기스페이서를제거한다. 상기스페이서를제거하는동안상기제1 버퍼층은상기깊은접합(deep junction) 상에보존된다. 상기스페이서는상기제3 버퍼층, 상기제2 버퍼층 및상기제1 버퍼층과다른물질막을갖는다.

    들려진 드레인 영역을 갖는 터널링 전계효과 트랜지스터
    4.
    发明授权
    들려진 드레인 영역을 갖는 터널링 전계효과 트랜지스터 有权
    带有排水区域的隧道场效应晶体管

    公开(公告)号：KR101709541B1

    公开(公告)日：2017-02-23

    申请号：KR1020150018348

    申请日：2015-02-06

    Applicant: 서울대학교산학협력단

    Inventor： 박병국 ,  권대웅 ,  김현우 ,  김장현

    IPC: H01L29/73 ,  H01L29/78

    Abstract: 본발명은소스영역보다들려져돌출된드레인영역을형성하여양방향전류발생문제해결은물론핀(fin) 바디를이루는하부반도체층을상부반도체층보다밴드갭이작은반도체물질로형성하여낮은구동전류의문제를해결할수 있고, 상부반도체층에드레인영역밑으로바디도핑층을더 형성함으로써, 게이트와드레인사이에커패시턴스가증가하지못하도록하여인버터회로구성시출력특성열화문제를개선할수 있는터널링전계효과트랜지스터를제공한다.

    Abstract translation: 本发明提供了一种隧道效应晶体管，其与源极区相比形成了通过提升而突出的漏极区，以解决双向电流产生问题，通过具有较小带隙的半导体材料形成构成鳍体的下半导体层 以解决低驱动电流的问题，并且进一步在上半导体层的漏极区域下形成体掺杂层以防止栅极和漏极之间的电容增加，从而改善输出特征 配置变频器电路时的劣化问题。

    실리콘 기판에 집적 가능한 화합물 터널링 전계효과 트랜지스터 및 그 제조방법
    6.
    发明公开
    실리콘 기판에 집적 가능한 화합물 터널링 전계효과 트랜지스터 및 그 제조방법 有权
    集成在硅基板上的复合隧道场效应晶体管及其制造方法

    公开(公告)号：KR1020140107345A

    公开(公告)日：2014-09-04

    申请号：KR1020147018033

    申请日：2011-12-30

    Applicant: 서울대학교산학협력단 ,  경북대학교 산학협력단 ,  더 보드 오브 트러스티즈 오프 더 리랜드 스탠포드 쥬니어 유니버시티

    Inventor： 박병국 ,  조성재 ,  강인만

    IPC: H01L29/772 ,  H01L21/335

    CPC classification number: H01L29/775 ,  H01L29/0657 ,  H01L29/267 ,  H01L29/42312 ,  H01L29/66356 ,  H01L29/66439 ,  H01L29/7391

    Abstract: The present invention provides a compound tunneling field effect transistor integrated on a silicon substrate, and a method of fabricating the same. The present invention enables to increase tunneling efficiency with an abrupt band slope by forming a source region with a material having a bandgap of at least 0.4 electron volts (eV) narrower than that of silicon, to increase a driving current (ON current) by forming a channel region with a material having almost no difference in lattice constant from a source region having a high electron mobility at least 5 times higher than that of silicon, and to simultaneously increase ON/OFF current ratio to a great amount by forming a drain region with a material having a bandgap wider than or equal to that of a channel region material to restrain OFF current to the utmost. Furthermore, the present invention enables to easily form tunneling field effect transistors having various threshold voltages in accordance to the circuit designs by adding a specific material (e.g. aluminum) have an electron affinity less than that of a source region material in the process of forming a channel region.

    Abstract translation: 本发明提供集成在硅衬底上的复合隧道场效应晶体管及其制造方法。 本发明能够通过形成具有比硅的带隙小至少0.4电子伏特（eV）的带隙的材料的源极区域，通过形成具有突变带斜率的隧道效率来增加驱动电流（导通电流），通过形成 具有与具有高电子迁移率的源极区域的晶格常数几乎没有差异的材料的沟道区域比硅的至少5倍，并且通过形成漏极区域同时将导通/截止电流比增加到大量 具有宽度大于或等于沟道区域材料的带隙的材料以最大限度地截止关断电流。 此外，本发明能够根据电路设计容易地形成具有各种阈值电压的隧道场效应晶体管，所述隧道效应晶体管具有在形成栅极的过程中具有小于源区材料的电子亲和力的特定材料（例如铝） 渠道区域。

    실리콘 집적 가능한 화합물 무접합 전계효과 트랜지스터
    7.
    发明授权
    실리콘 집적 가능한 화합물 무접합 전계효과 트랜지스터 有权
    有机硅化合物无效场效应晶体管

    公开(公告)号：KR101431774B1

    公开(公告)日：2014-08-19

    申请号：KR1020120141068

    申请日：2012-12-06

    Applicant: 서울대학교산학협력단 ,  경북대학교 산학협력단 ,  더 보드 오브 트러스티즈 오프 더 리랜드 스탠포드 쥬니어 유니버시티

    Inventor： 박병국 ,  조성재 ,  강인만

    IPC: H01L29/78 ,  H01L21/336

    CPC classification number: H01L29/267 ,  H01L21/28264 ,  H01L29/1054 ,  H01L29/78609

    Abstract: The present invention relates to a silicon-compatible compound junctionless field effect transistor. The silicon-compatible compound junctionless field effect transistor operated as a device, even if the doping concentration decreases, by forming a blocking semiconductor layer having a preset energy band gap and an active layer between an active layer and a silicon substrate instead of a buried oxide layer to prevent a leakage current in the ON/OFF operations of the device, performing an integration process on a bulk silicon substrate instead of an expensive SOI substrate, and forming the active layer as a semiconductor layer having a higher electron or hole mobility compared to silicon.

    Abstract translation: 本发明涉及一种硅兼容复合无连接场效应晶体管。 通过在有源层和硅衬底之间形成具有预设能带隙和有源层的阻挡半导体层，而不是埋入氧化物，即使掺杂浓度降低，硅兼容复合无连接场效应晶体管也作为器件工作 层，以防止器件的ON / OFF操作中的漏电流，对体硅衬底代替昂贵的SOI衬底进行积分处理，并且形成有源层作为具有较高电子或空穴迁移率的半导体层，与 硅。

    수직 적층된 ＳＳＬ을 갖는 스타구조 낸드 플래시 메모리 어레이 및 그 제조방법
    8.
    发明公开
    수직 적층된 ＳＳＬ을 갖는 스타구조 낸드 플래시 메모리 어레이 및 그 제조방법 有权
    具有垂直堆叠SSL的星型结构的NAND闪存和其制造方法

    公开(公告)号：KR1020130042302A

    公开(公告)日：2013-04-26

    申请号：KR1020110106525

    申请日：2011-10-18

    Applicant: 서울대학교산학협력단

    Inventor： 박병국 ,  김윤 ,  서주연

    IPC: H01L27/115 ,  H01L21/8247

    CPC classification number: H01L27/0688 ,  H01L27/0207 ,  H01L27/10882 ,  H01L27/2436 ,  H01L27/2463

    Abstract: PURPOSE: A NAND flash memory array having a star structure with a vertically stacked SSL, and a fabrication method thereof are provided to improve the compatibility for a peripheral circuit by using a NAND operation method. CONSTITUTION: Active lines(100) have a predetermined length toward a first direction. The active lines are separated from each other toward a second and a third direction. Word lines(WLs,200) are separated from each other toward the first direction. An insulating layer includes a charge storage layer. A ground selection line(400) is formed between insulating layers.

    Abstract translation: 目的：提供具有垂直堆叠SSL的星型结构的NAND闪存阵列及其制造方法，以通过使用NAND操作方法来提高外围电路的兼容性。 构成：主动线（100）朝向第一方向具有预定长度。 有源线相对于第二和第三方向彼此分离。 字线（WL，200）朝向第一方向彼此分离。 绝缘层包括电荷存储层。 在绝缘层之间形成接地选择线（400）。

    3차원 적층형 메모리 어레이의 컨택 형성 방법
    10.
    发明公开
    3차원 적층형 메모리 어레이의 컨택 형성 방법 有权
    3D堆叠存储阵列的联系过程方法

    公开(公告)号：KR1020130007200A

    公开(公告)日：2013-01-18

    申请号：KR1020110064318

    申请日：2011-06-30

    Applicant: 서울대학교산학협력단

    Inventor： 박병국 ,  김완동 ,  김윤

    IPC: H01L21/8247 ,  H01L27/115

    CPC classification number: H01L27/2481 ,  H01L21/76897 ,  H01L27/0688 ,  H01L27/2463

    Abstract: PURPOSE: A method for forming a contact of a 3D laminate memory array is provided to reduce processing costs and steps by forming step type contacts with different depths once regardless of the number of layers. CONSTITUTION: A plurality of semiconductor layers(10) with a step protrusion part are formed on a substrate. A first hard mask material layer is formed on a first interlayer dielectric layer. A plurality of contact hole patterns(32) are formed by etching the first hard mask material layer. A second interlayer dielectric layer fills the plurality of contact hole patterns. A second hard mask material layer is deposited on the front side of the substrate. A plurality of contact holes(70) are formed by anisotropically etching the first and second interlayer dielectric layers.

    Abstract translation: 目的：提供一种用于形成3D层压存储器阵列的接触的方法，以便不管层数如何，通过形成具有不同深度的阶梯型接触来降低加工成本和步骤。 构成：在基板上形成具有台阶突出部的多个半导体层（10）。 第一硬掩模材料层形成在第一层间介质层上。 通过蚀刻第一硬掩模材料层形成多个接触孔图案（32）。 第二层间介电层填充多个接触孔图案。 第二硬掩模材料层沉积在基板的正面上。 通过各向异性蚀刻第一和第二层间电介质层形成多个接触孔（70）。

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