公开(公告)号：US09342303B2

公开(公告)日：2016-05-17

申请号：US13843940

申请日：2013-03-15

Applicant: Intel Corporation

Inventor： James E. Smith ,  Denis M. Khartikov ,  Shiliang Hu ,  Youfeng Wu

IPC: G06F9/30 ,  G06F9/45

CPC classification number: G06F9/30 ,  G06F8/443 ,  G06F9/30181 ,  G06F9/328

Abstract: A system and method to enhance execution of architected instructions in a processor uses auxiliary code to optimize execution of base microcode. An execution context of the architected instructions may be profiled to detect potential optimizations, resulting in generation and storage of auxiliary microcode. When the architected instructions are decoded to base microcode for execution, the base microcode may be enhanced or modified using retrieved auxiliary code.

Abstract translation: 用于增强处理器中的架构指令执行的系统和方法使用辅助代码来优化基本微代码的执行。 可以对构建的指令的执行上下文进行分析以检测潜在的优化，从而产生和存储辅助微代码。 当结构化指令被解码为基本微代码以执行时，可以使用检索的辅助代码来增强或修改基本微代码。

公开(公告)号：US20140281382A1

公开(公告)日：2014-09-18

申请号：US13843940

申请日：2013-03-15

Applicant: Intel Corporation

Inventor： James E. Smith ,  Denis M. Khartikov ,  Shiliang Hu ,  Youfeng Wu

IPC: G06F15/78

CPC classification number: G06F9/30 ,  G06F8/443 ,  G06F9/30181 ,  G06F9/328

Abstract: A system and method to enhance execution of architected instructions in a processor uses auxiliary code to optimize execution of base microcode. An execution context of the architected instructions may be profiled to detect potential optimizations, resulting in generation and storage of auxiliary microcode. When the architected instructions are decoded to base microcode for execution, the base microcode may be enhanced or modified using retrieved auxiliary code.

Abstract translation: 用于增强处理器中的架构指令执行的系统和方法使用辅助代码来优化基本微代码的执行。 可以对构建的指令的执行上下文进行分析以检测潜在的优化，从而产生和存储辅助微代码。 当结构化指令被解码为基本微代码以执行时，可以使用检索的辅助代码来增强或修改基本微代码。

公开(公告)号：US08762127B2

公开(公告)日：2014-06-24

申请号：US13785561

申请日：2013-03-05

Applicant: Intel Corporation

Inventor： Sebastian Winkel ,  Koichi Yamada ,  Suresh Srinivas ,  James E. Smith

IPC: G06F9/445 ,  G06F9/30 ,  G06F12/08

CPC classification number: G06F9/3017 ,  G06F9/455 ,  G06F12/0873 ,  G06F12/0875

Abstract: In one embodiment, a processor can operate in multiple modes, including a direct execution mode and an emulation execution mode. More specifically, the processor may operate in a partial emulation model in which source instruction set architecture (ISA) instructions are directly handled in the direct execution mode and translated code generated by an emulation engine is handled in the emulation execution mode. Embodiments may also provide for efficient transitions between the modes using information that can be stored in one or more storages of the processor and elsewhere in a system. Other embodiments are described and claimed.

Abstract translation: 在一个实施例中，处理器可以在多种模式下操作，包括直接执行模式和仿真执行模式。 更具体地，处理器可以在部分仿真模型中操作，其中以直接执行模式直接处理源指令集架构（ISA）指令，并且在仿真执行模式中处理由仿真引擎生成的转换代码。 实施例还可以使用可以存储在处理器的一个或多个存储器和系统中的其他地方的信息来提供模式之间的有效转换。 描述和要求保护其他实施例。