公开(公告)号：WO2021251764A1

公开(公告)日：2021-12-16

申请号：PCT/KR2021/007261

申请日：2021-06-10

Applicant: 한국전자통신연구원

Inventor： 박건식 ,  원종일 ,  조두형 ,  정동윤 ,  장현규

IPC: H01L29/749 ,  H01L29/745 ,  H01L29/66 ,  H01L29/10

Abstract: 본 발명의 개념에 따른 모스 구동 사이리스터 소자는 마주하는 제1 면 및 제2 면을 포함하는 기판, 상기 제1 면 상에 배치되는 게이트 패턴들, 상기 게이트 패턴들을 덮는 캐소드 전극, 및 상기 제2 면 상에 배치되는 애노드 전극을 포함한다. 상기 기판은 제1 도전형을 가지는 하부 에미터 층, 상기 하부 에미터 층 상에 제2 도전형을 가지는 하부 베이스 층, 상기 하부 베이스 층의 상부에 제공되고, 제1 도전형을 가지는 상부 베이스 영역, 상기 상부 베이스 영역은 상기 하부 베이스 층의 상면 일부를 노출시키고, 상기 상부 베이스 영역의 상부에 제공되는 제2 도전형을 가지는 상부 에미터 영역, 상기 상부 에미터 영역의 상부에 제공되고, 제1 도전형을 가지는 제1 도핑 영역 및 상기 제1 도핑 영역으로부터 둘러싸이는 제2 도전형을 가지는 제2 도핑 영역, 및 상기 상부 에미터 영역의 상부의 일측면에 제공되는 제1 도전형을 가지는 제1 도핑 패턴을 포함한다.상기 제1 도핑 패턴은 기판의 상면에 평행한 제1 방향을 따라서 상기 상부 베이스 영역 및 상기 제1 도핑 영역 사이에 개재된다. 상기 제1 도핑 패턴은 상기 상부 에미터 영역의 상부의 타 측면에서 상기 상부 에미터 영역의 상면을 노출시킨다. 상기 게이트 패턴들의 각각은 상기 노출된 하부 베이스 층의 상면, 상기 노출된 상부 베이스 영역의 상면, 상기 노출된 상부 에미터 영역의 상면, 상기 제1 도핑 패턴, 및 상기 제1 도핑 영역의 일부를 덮는다. 상기 캐소드 전극은 상기 게이트 패턴의 상면 및 측면, 상기 제2 도핑 영역의 상면과 상기 제1 도핑 영역의 상면의 일부를 덮는다. 상기 제1 도전형과 상기 제2 도전형은 서로 다르다.