本发明涉及一种半导体封装结构，其包括内连接基板、绝缘胶、瞬时电压抑制芯片、至少一根第一导电线与至少一根第二导电线。内连接基板包括底层与顶层，底层包括两块第一导电区块及两块第一导电区块之间的第一绝缘区块，顶层包括两块第二导电区块及两块第二导电区块之间的第二绝缘区块。两块第二导电区块分别设在两块第一导电区块上，第二绝缘区块设在第一绝缘区块上。绝缘胶设在第二绝缘区块上。瞬时电压抑制芯片设在绝缘胶上，且并未与第二导电区块重叠。第一导电线与第二导电线分别电性连接两块第二导电区块，且分别电性连接瞬时电压抑制芯片。