本发明提供一种并行冗余修正电路，包括：冗余修正标识产生模块，用于将输入的字地址和预设的冗余修正位所在的字地址比较；由修正位控制阵列和修正值阵列一一对应组合而成的修正阵列模块；修正位控制阵列受控于冗余修正标识，并将修正位地址进行解码后按照修正位地址的解码顺序一一并联而产生；用于将读入的每个字数据按位同步输入到所述修正位控制阵列中的修正模块。本发明采用并行处理方式代替传统的根据冗余位进行逐一修正的串行修正方式，减少修正过程中所需时间，相应降低了所需功耗；采用并行处理方式也简化电路和版图设计，缩减了版图面积，对于需要冗余修正数据位多的大容量OTP应用，效果明显。