具有3D堆叠结构的半导体器件及其制造方法

    公开(公告)号:CN115050752A

    公开(公告)日:2022-09-13

    申请号:CN202210219026.X

    申请日:2022-03-08

    Abstract: 提供了具有三维堆叠结构的半导体器件及其制造方法。一种半导体器件包括:多个沟道结构,在基板上并布置成三维阵列;多个栅电极,在平行于基板的方向上延伸;以及多个源电极和漏电极,在垂直于基板的方向上延伸。栅电极连接到在平行于基板的方向上排列的沟道结构,源电极和漏电极连接到在垂直于基板的方向上排列的沟道结构。沟道结构包括沟道层和在沟道层上的铁电层。

    半导体器件
    6.
    发明公开
    半导体器件 审中-公开

    公开(公告)号:CN119208376A

    公开(公告)日:2024-12-27

    申请号:CN202410833609.0

    申请日:2024-06-26

    Abstract: 一种半导体器件包括:氧化物半导体层;第一电极和第二电极,彼此间隔开地布置并分别与氧化物半导体层相邻;金属氧化物层,布置在第一电极和第二电极中的至少一个和氧化物半导体层之间;以及金属氮化物层,布置在金属氧化物层和氧化物半导体层之间。

    薄膜晶体管及其制造方法

    公开(公告)号:CN101064345B

    公开(公告)日:2010-12-01

    申请号:CN200610149433.9

    申请日:2006-11-20

    Abstract: 本发明提供了一种薄膜晶体管(TFT)及其制造方法。该TFT包括:衬底;沟道,形成于该衬底上;源欧姆层和漏欧姆层,形成于该沟道的两端上;热氧化层,形成于所述源欧姆层和漏欧姆层之间的沟道的表面上;栅绝缘体,覆盖该源欧姆层和漏欧姆层以及该热氧化层;栅,形成于该栅绝缘体上;ILD(层间电介质)层,覆盖该栅;源电极和漏电极,通过形成于该ILD层以及该栅绝缘体内的接触孔而接触该源欧姆层和漏欧姆层;以及钝化层,覆盖该源电极和漏电极。

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