公开(公告)号：CN110098258B

公开(公告)日：2024-10-01

申请号：CN201910087496.3

申请日：2019-01-29

Applicant: 瑞萨电子株式会社

Inventor： 冈本康宏 ,  町田信夫 ,  新井耕一 ,  久田贤一 ,  山下泰典 ,  江口聪司 ,  宫本广信 ,  酒井敦 ,  永久克己

IPC: H01L29/786 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明的各实施例涉及半导体器件及其制造方法。在作为SiC衬底的半导体衬底上形成漂移层。漂移层包括第一至第三n型半导体层和p型杂质区域。在此，第二n型半导体层的杂质浓度高于第一n型半导体层的杂质浓度和第三n型半导体层的杂质浓度。而且，在平面图中，位于彼此相邻的p型杂质区域之间的第二半导体层与在沟槽中形成的栅极电极的至少一部分重叠。

公开(公告)号：CN110010687B

公开(公告)日：2024-01-05

申请号：CN201811654142.4

申请日：2018-12-26

Applicant: 瑞萨电子株式会社

Inventor： 酒井敦 ,  永久克己 ,  江口聪司 ,  町田信夫 ,  新井耕一 ,  冈本康宏 ,  久田贤一 ,  山下泰典

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/16

Abstract: 本公开用于改进半导体器件的特性。在沟槽下方的漂移层中布置有具有与漂移层相反的导电类型的杂质的第一p型半导体区域，并且进一步布置第二p型半导体区域，第二p型半导体区域从上往下看与形成有沟槽的区域间隔一定距离并且具有与漂移层相反的导电类型的杂质。第二p型半导体区域通过在Y方向(图中的深度方向)上布置在空间中的多个区域配置。因此，通过提供第一和第二p型半导体区域以及进一步通过布置由空间间隔的第二p型半导体区域，可以在保持栅极绝缘膜的击穿电压的同时降低比导通电阻。

公开(公告)号：CN106067794B

公开(公告)日：2021-04-20

申请号：CN201610252147.9

申请日：2016-04-21

Applicant: 瑞萨电子株式会社

Inventor： 豊田久志 ,  山崎幸一 ,  新井耕一 ,  关达弘

IPC: H03K17/042 ,  H03K17/16 ,  H03K17/687 ,  H01L29/78 ,  H01L29/808

Abstract: 一种半导体装置，提高半导体装置的性能。半导体装置具备具有栅电极(3g)、源电极(3s)以及漏电极(3d)的常开型的结型FET(3)和具有栅电极(4g)、源电极(4s)以及漏电极(4d)的常闭型的MOSFET(4)。结型FET(3)的源电极(3s)与MOSFET(4)的漏电极(4d)进行电连接，从而结型FET(3)与MOSFET(4)串联地连接。结型FET(3)的栅电极(3g)与MOSFET(4)的栅电极(4g)进行电连接。

公开(公告)号：CN117525150A

公开(公告)日：2024-02-06

申请号：CN202311759387.4

申请日：2018-12-26

Applicant: 瑞萨电子株式会社

Inventor： 酒井敦 ,  永久克己 ,  江口聪司 ,  町田信夫 ,  新井耕一 ,  冈本康宏 ,  久田贤一 ,  山下泰典

IPC: H01L29/78 ,  H01L29/06 ,  H01L29/16

Abstract: 本公开用于改进半导体器件的特性。在沟槽下方的漂移层中布置有具有与漂移层相反的导电类型的杂质的第一p型半导体区域，并且进一步布置第二p型半导体区域，第二p型半导体区域从上往下看与形成有沟槽的的区域间隔一定距离并且具有与漂移层相反的导电类型的杂质。第二p型半导体区域通过在Y方向(图中的深度方向)上布置在空间中的多个区域配置。因此，通过提供第一和第二p型半导体区域以及进一步通过布置由空间间隔的第二p型半导体区域，可以在保持栅极绝缘膜的击穿电压的同时降低比导通电阻。

公开(公告)号：CN104810407B

公开(公告)日：2019-10-25

申请号：CN201410419944.2

申请日：2014-08-22

Applicant: 瑞萨电子株式会社

Inventor： 新井耕一

IPC: H01L29/808 ,  H01L29/423 ,  H01L21/337

Abstract: 在一实施方式中的半导体器件中，结型场效应晶体管的栅极区域(GR)具有低浓度栅极区域(LGR)和杂质浓度比低浓度栅极区域(LGR)高的高浓度栅极区域(HGR)，且高浓度栅极区域(HGR)内包于低浓度栅极区域(LGR)中。降低结型FET的导通电阻。

公开(公告)号：CN104347428A

公开(公告)日：2015-02-11

申请号：CN201410368009.8

申请日：2014-07-30

Applicant: 瑞萨电子株式会社

Inventor： 新井耕一 ,  笼利康明 ,  久田贤一

IPC: H01L21/337 ,  H01L29/808 ,  H01L29/423

CPC classification number: H01L29/8083 ,  H01L29/0692 ,  H01L29/1066 ,  H01L29/1608 ,  H01L29/66068

Abstract: 提供一种制造半导体器件的方法及半导体器件，该半导体器件是具有优良截止态性能而没有降低生产率的垂直JFET的半导体器件。通过杂质离子注入在源极区下面形成沿着沟道宽度方向的横截面中的栅极区四边形。通过第一蚀刻，去除了栅极区上表面上方的源极区，以在它们之间分开。然后，通过具有在栅极区侧表面处比在栅极区中央处低的蚀刻速率的第二蚀刻，处理栅极区的上表面。获得的栅极区具有平行于衬底表面的下表面和低于源极区和沟道形成区之间的边界的上表面，且上表面在沿着沟道宽度方向的横截面中具有从侧表面向中央的向下倾斜。结果，可以获得具有减少的变化的沟道长度。

公开(公告)号：CN104064604A

公开(公告)日：2014-09-24

申请号：CN201410102742.5

申请日：2014-03-19

Applicant: 瑞萨电子株式会社

Inventor： 笼利康明 ,  新井耕一 ,  横山夏树 ,  清水悠佳

IPC: H01L29/80 ,  H01L21/337

CPC classification number: H01L29/0619 ,  H01L29/1066 ,  H01L29/1608 ,  H01L29/42316 ,  H01L29/66068 ,  H01L29/66893 ,  H01L29/8083

Abstract: 一种半导体装置的制造方法及半导体装置，以较高的成品率制造高性能的结FET。该方法包括如下工序：（a）在形成于n+型SiC基板的上部的n-型漂移层的表面形成n+型源极层；（b）在（a）工序之后，将在n-型漂移层的上部形成的氧化硅膜（21）作为掩模，对n-型漂移层的表面进行蚀刻，由此形成按照预定的间隔配置的多个浅槽；（c）在（b）工序之后，使用垂直离子注入法在多个浅槽各自的下部的n-型漂移层中掺杂氮，由此形成n型反掺杂层；（d）在（c）工序之后，在氧化硅膜及浅槽各自的侧壁形成侧阱间隔物；（e）在（d）工序之后，使用垂直离子注入法在多个浅槽各自的下部的n-型漂移层中掺杂铝，由此形成p型栅极层。

公开(公告)号：CN117410338A

公开(公告)日：2024-01-16

申请号：CN202311371926.7

申请日：2017-12-06

Applicant: 瑞萨电子株式会社

Inventor： 久田贤一 ,  新井耕一

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明提供半导体器件及其制造方法，其课题在于提高半导体器件的耐压。半导体器件具有由碳化硅构成的第一导电型的半导体衬底(SUB)、在半导体衬底的器件区域(DR)中的第二导电型的体区域(BR)、形成于体区域(BR)内的第一导电型的源极区域(SR)、和隔着栅极绝缘膜(GI1、GI2)形成于体区域BR上的栅电极(GE)。在半导体衬底的终端区域(TR)，具有第二导电型的降低表面电场层(RS1、RS2)、和形成于降低表面电场层(RS1、RS2)内的边缘终端区域(ET)。与降低表面电场层(RS1、RS2)和降低表面电场层(RS1、RS2)接近的半导体衬底(SUB)的表面由抗氧化性绝缘膜(ZM1R)覆盖。

公开(公告)号：CN104183645B

公开(公告)日：2018-12-04

申请号：CN201410226200.9

申请日：2014-05-27

Applicant: 瑞萨电子株式会社

Inventor： 久田贤一 ,  新井耕一

IPC: H01L29/78 ,  H01L29/10 ,  H01L29/423 ,  H01L21/336 ,  H01L21/28

Abstract: 本发明涉及垂直沟道式结型SiC功率FET及其制造方法。为了确保具有比基于硅的JFET低的杂质扩散率的基于SiC的JFET的性能，栅极深度被固定，同时精确地控制栅极区之间的距离，而不是通过对沟槽侧壁进行离子注入来形成栅极区。这意味着由栅极距离和栅极深度界定的沟道区应当具有高纵横比。此外，由于工艺限制，栅极区被形成于源极区之内。在源极区与栅极区之间形成高度掺杂的PN结会导致各种问题，例如，不可避免的结电流增大。另外，对于终止结构的形成，能量显著高的离子注入已成为必要。在本发明中，提供了具有在源极区下方且与其分离的且在栅极区之间的浮置栅极区的垂直沟道式SiC功率JFET。

公开(公告)号：CN108231895A

公开(公告)日：2018-06-29

申请号：CN201711276325.2

申请日：2017-12-06

Applicant: 瑞萨电子株式会社

Inventor： 久田贤一 ,  新井耕一

IPC: H01L29/78 ,  H01L29/06 ,  H01L21/336

Abstract: 本发明提供半导体器件及其制造方法，其课题在于提高半导体器件的耐压。半导体器件具有由碳化硅构成的第一导电型的半导体衬底(SUB)、在半导体衬底的器件区域(DR)中的第二导电型的体区域(BR)、形成于体区域(BR)内的第一导电型的源极区域(SR)、和隔着栅极绝缘膜(GI1、GI2)形成于体区域BR上的栅电极(GE)。在半导体衬底的终端区域(TR)，具有第二导电型的降低表面电场层(RS1、RS2)、和形成于降低表面电场层(RS1、RS2)内的边缘终端区域(ET)。与降低表面电场层(RS1、RS2)和降低表面电场层(RS1、RS2)接近的半导体衬底(SUB)的表面由抗氧化性绝缘膜(ZM1R)覆盖。