公开(公告)号：KR102231945B1

公开(公告)日：2021-03-25

申请号：KR1020140109652A

申请日：2014-08-22

Applicant: 삼성전자주식회사

Inventor： 이재윤 ,  선우정 ,  이광진 ,  정동훈 ,  조백형

IPC: G11C16/06 ,  G11C16/08

CPC classification number: G11C13/004 ,  G11C11/417 ,  G11C11/418 ,  G11C13/0026 ,  G11C13/0038 ,  G11C13/0069 ,  G11C7/1075 ,  G11C2207/2209 ,  G11C2207/2281 ,  G11C2207/229 ,  G11C2213/71 ,  G11C2213/72 ,  G11C7/20

Abstract: 커플링 노이즈가 감소된 비휘발성 메모리 장치가 제공된다. 상기 비휘발성 메모리 장치는 다수의 메모리 뱅크; 상기 다수의 메모리 뱅크에 공유되는 리드 글로벌 비트라인; 상기 다수의 메모리 뱅크에 공유되는 라이트 글로벌 비트라인; 상기 리드 글로벌 비트라인과 연결되고, 리드 동작을 수행하는 리드 회로; 및 상기 라이트 글로벌 비트라인과 연결되고, 파워업 동작 후의 초기화 구간에서 상기 라이트 글로벌 비트라인을 제1 디스차지하는 디스차지 제어회로를 포함할 수 있다.

公开(公告)号：KR1020170128686A

公开(公告)日：2017-11-23

申请号：KR1020160058397

申请日：2016-05-12

Applicant: 삼성전자주식회사

Inventor： 히라노,마코토 ,  선우정

IPC: G06F12/02 ,  G06F11/10 ,  G06F13/16

CPC classification number: H03M13/6566 ,  G06F11/1012 ,  H03M13/152

Abstract: 본발명의실시예에따른불휘발성메모리장치의읽기방법은, 선택된메모리셀들을센싱한결과로생성된센싱데이터를페이지버퍼에저장하는단계, 상기센싱데이터의에러를검출하고, 에러가검출되면검출된에러를정정하여상기페이지버퍼에덮어쓰는에러디코딩단계, 그리고상기에러디코딩이완료된후에, 시드를사용하여상기페이지버퍼에저장된데이터를디-랜덤화하는단계를포함한다.

Abstract translation: 根据本发明实施例的读取非易失性存储器件的方法包括：将作为感测所选存储器单元的结果而生成的感测数据存储在页面缓冲器中，检测感测数据中的错误，检测 纠正错误并用页面缓冲器覆盖页面缓冲器;以及在错误解码完成之后使用种子对存储在页面缓冲器中的数据进行去随机化。

公开(公告)号：KR100618826B1

公开(公告)日：2006-09-08

申请号：KR1020040033808

申请日：2004-05-13

Applicant: 삼성전자주식회사

Inventor： 선우정 ,  이정배

IPC: G11C29/00

CPC classification number: G01R31/31713 ,  G01R31/31723

Abstract: S11 파라미터 측정을 위한 반도체 메모리 장치, 반도체 메모리 장치의 S11 파라미터 측정을 위한 테스트 보드, 및 반도체 메모리 장치의 S11 파라미터 측정 방법이 제공된다. 반도체 메모리 장치는 정상 경로, 측정 경로, 및 ODT 회로를 포함한다. 정상 경로는 반도체 메모리 장치의 정상 동작(normal operation)이 수행될 때 ODT 핀을 통해 입력되는 종단 제어 신호를 전달한다. 측정 경로는 반도체 메모리 장치에 포함된 DQ 핀에서의 S11 파라미터가 측정될 때 ODT 핀을 통해 입력되는 종단 제어 신호를 전달한다. ODT 회로는 DQ 핀에 연결되며 정상 경로 또는 측정 경로를 통해 전달되는 종단 제어 신호에 응답하여 온(on) 또는 오프(off)된다. 반도체 메모리 장치는 ODT 회로를 온 또는 오프하는 종단 제어 신호를 전달하는 측정 경로를 포함하므로, ODT 회로의 온 상태(on state) 또는 오프 상태에서 S11 파라미터의 측정을 가능하게 한다.

公开(公告)号：KR1020050108759A

公开(公告)日：2005-11-17

申请号：KR1020040033808

申请日：2004-05-13

Applicant: 삼성전자주식회사

Inventor： 선우정 ,  이정배

IPC: G11C29/00

CPC classification number: G01R31/31713 ,  G01R31/31723

Abstract: S11 파라미터 측정을 위한 반도체 메모리 장치, 반도체 메모리 장치의 S11 파라미터 측정을 위한 테스트 보드, 및 반도체 메모리 장치의 S11 파라미터 측정 방법이 제공된다. 반도체 메모리 장치는 정상 경로, 측정 경로, 및 ODT 회로를 포함한다. 정상 경로는 반도체 메모리 장치의 정상 동작(normal operation)이 수행될 때 ODT 핀을 통해 입력되는 종단 제어 신호를 전달한다. 측정 경로는 반도체 메모리 장치에 포함된 DQ 핀에서의 S11 파라미터가 측정될 때 ODT 핀을 통해 입력되는 종단 제어 신호를 전달한다. ODT 회로는 DQ 핀에 연결되며 정상 경로 또는 측정 경로를 통해 전달되는 종단 제어 신호에 응답하여 온(on) 또는 오프(off)된다. 반도체 메모리 장치는 ODT 회로를 온 또는 오프하는 종단 제어 신호를 전달하는 측정 경로를 포함하므로, ODT 회로의 온 상태(on state) 또는 오프 상태에서 S11 파라미터의 측정을 가능하게 한다.

公开(公告)号：KR1020040065445A

公开(公告)日：2004-07-22

申请号：KR1020030002422

申请日：2003-01-14

Applicant: 삼성전자주식회사

Inventor： 선우정 ,  김규현

IPC: G11C7/00

Abstract: PURPOSE: A semiconductor memory device having a structure of preventing data distortion on a data input/output line and a method for transmitting memory cell data of the same are provided to prevent the data distortion on the data input/output line by reducing a line resistance of the second data input/output line couple. CONSTITUTION: A semiconductor memory device having a structure of preventing data distortion on a data input/output line includes a couple of data input/output lines, a latch circuit, a switching circuit, a current mirror, and a current sense amplifier. The latch circuit(10) is used for receiving data from a memory cell and latching the received data. The switching circuit is used for transmitting the output data of the latch circuit to the data input/output line in response to a column selection signal. The current mirror(20) is used for sensing the amount of current applied to the data input/output lines and outputting the current corresponding to the amount of sensed current. The current sense amplifier is used for receiving, sensing, and amplifying an output signal of the current mirror.

Abstract translation: 目的：提供具有防止数据输入/输出线上的数据失真的结构的半导体存储器件以及用于发送其数据输入/输出线的数据失真的方法，以减少线路电阻 的第二数据输入/输出线对。 构成：具有防止数据输入/输出线上的数据失真的结构的半导体存储器件包括一对数据输入/输出线，锁存电路，开关电路，电流镜和电流检测放大器。 锁存电路（10）用于从存储器单元接收数据并锁存所接收的数据。 开关电路用于响应于列选择信号将锁存电路的输出数据发送到数据输入/输出线。 电流镜（20）用于感测施加到数据输入/输出线的电流量并输出与感测电流量对应的电流。 电流检测放大器用于接收，感测和放大电流镜的输出信号。

公开(公告)号：KR1020170115644A

公开(公告)日：2017-10-18

申请号：KR1020160042806

申请日：2016-04-07

Applicant: 삼성전자주식회사

Inventor： 선우정 ,  히라노,마코토

IPC: G11C16/10 ,  G11C16/26 ,  G11C16/04 ,  G06F11/10 ,  G11C16/08

CPC classification number: G06F3/0638 ,  G06F3/0619 ,  G06F3/0656 ,  G06F3/0679 ,  G06F11/1068 ,  G11C29/52 ,  G11C2029/0409

Abstract: 본발명의실시예에따른불휘발성메모리장치는, 쓰기데이터가프로그램되는복수의제 1 세그먼트들, 및각각의제 1 세그먼트가프로그램되는지여부에대한정보가프로그램되는복수의제 2 세그먼트들을포함하는메모리셀 어레이, 및프로그램동작시, 메모리컨트롤러로부터수신된어드레스들을참조하여, 쓰기데이터에대해제 1 세그먼트단위로랜덤화연산의수행여부를결정하거나, 읽기동작시, 제 2 세그먼트들에프로그램된 정보를참조하여, 제 1 세그먼트들에프로그램된 데이터에대해제 1 세그먼트단위로디랜덤화연산의수행여부를결정하는제어로직을포함할수 있다. 본발명의실시예에따른불휘발성메모리장치는프로그램동작시 또는읽기동작시에랜더마이저또는에러정정회로의동작을페이지내 세그먼트들에따라각각제어하여동작속도를높일수 있고소모전력을감소시킬수 있다.

Abstract translation: 根据本发明实施例的非易失性存储器件包括具有其中写入数据被编程的多个第一段的存储器和其中编程有关每个第一段是否被编程的信息的多个第二段 在单元阵列和编程操作中，通过参考从存储器控制器接收的地址，确定是否以第一段为单位对写入数据执行随机化操作。在读取操作中，编程在第二段中的信息 可包括控制逻辑以确定是否对在第一段中编程的数据执行第一逐行随机化操作。 根据本发明实施例的非易失性存储器件可以通过在编程操作或读取操作期间根据页面中的段控制随机发生器或纠错电路的操作来提高操作速度并降低功耗。

公开(公告)号：KR1020150074632A

公开(公告)日：2015-07-02

申请号：KR1020130162594

申请日：2013-12-24

Applicant: 삼성전자주식회사

Inventor： 이재윤 ,  선우정 ,  이광진 ,  정동훈 ,  조백형

IPC: G11C13/00

CPC classification number: G11C13/0069 ,  G11C7/02 ,  G11C7/1006 ,  G11C7/18 ,  G11C13/0026 ,  G11C13/004 ,  G11C2211/5623 ,  G11C2213/71

Abstract: 저항체를이용한비휘발성메모리장치가제공된다. 상기비휘발성메모리장치는저항체를이용한다수의비휘발성메모리셀을포함하는다수의뱅크; 및상기다수의뱅크를가로지르도록배치되고, 순서대로서로바로인접하여배치된제1 내지제3 라이트글로벌비트라인을포함하고, 라이트구간에서상기제1 라이트글로벌비트라인에라이트전류가제공될때, 상기제2 라이트글로벌비트라인에는고정전압이인가되고, 상기제3 라이트글로벌비트라인은플로팅될수 있다.

Abstract translation: 提供了使用电阻材料的非易失性存储器件。 非易失性存储器件包括多个存储体，其包括使用该电阻材料的多个非易失性存储单元，以及第一至第三写入跨越存储体的全局位线，并且依次相邻布置。 当在写入部分中将写入电流提供给第一写入全局位线时，固定电压被施加到第二写入全局位线，并且第三写入全局位线被浮置。

公开(公告)号：KR1020150020902A

公开(公告)日：2015-02-27

申请号：KR1020130097994

申请日：2013-08-19

Applicant: 삼성전자주식회사

Inventor： 선우정 ,  이광진

IPC: G11C13/02 ,  G11C13/00

CPC classification number: G06F11/10 ,  G11C11/1673 ,  G11C11/1693 ,  G11C13/0004 ,  G11C13/004 ,  G11C16/26 ,  G11C29/021 ,  G11C29/028 ,  G11C2013/0054 ,  G11C2013/0057 ,  G11C2029/0409 ,  G11C2029/0411

Abstract: Provided is a method for driving a nonvolatile memory device using a resistor. The method for driving the nonvolatile memory device includes the steps of: reading data by supplying a read current of a first level to a nonvolatile memory cell using a resistor; determining pass and fail by checking a syndrome corresponding to the read data; setting the read current with a second level which is different from the first level according to the determination result; and retrying the read operation of the data by supplying the read current of the second level to the nonvolatile memory cell.

Abstract translation: 提供一种使用电阻驱动非易失性存储装置的方法。 用于驱动非易失性存储器件的方法包括以下步骤：通过使用电阻器向非易失性存储器单元提供第一电平的读取电流来读取数据; 通过检查与读取的数据相对应的综合征来确定通过和失败; 根据确定结果，以与第一电平不同的第二电平设置读取电流; 并且通过将第二级的读取电流提供给非易失性存储单元来重试数据的读取操作。

公开(公告)号：KR101338384B1

公开(公告)日：2013-12-06

申请号：KR1020070127502

申请日：2007-12-10

Applicant: 삼성전자주식회사

Inventor： 이윤상 ,  선우정 ,  이정배

IPC: G11C11/4094 ,  G11C11/4091

CPC classification number: G11C11/4091 ,  G11C7/065 ,  G11C7/12 ,  G11C11/4094

Abstract: 메모리 셀의 데이터를 정확하게 감지할 수 있는 오픈 비트라인 구조를 갖는 메모리 셀 어레이가 개시된다. 메모리 셀 어레이는 제 1 서브 메모리 셀 어레이, 제 2 서브 메모리 셀 어레이, 센스 앰프 및 비트라인 프리차지 회로, 제 1 커패시터들 및 제 2 커패시터들을 포함한다. 제 1 서브 메모리 셀 어레이는 제 1 워드라인 인에이블 신호에 응답하여 활성화되고, 제 2 서브 메모리 셀 어레이는 제 2 워드라인 인에이블 신호에 응답하여 활성화된다. 센스 앰프 및 비트라인 프리차지 회로는 상기 제 1 비트라인들 및 상기 제 2 비트라인들을 프리차지하고, 상기 제 1 서브 메모리 셀 어레이 및 상기 제 2 서브 메모리 셀 어레이로부터 출력되는 데이터를 증폭한다. 제 1 커패시터들은 제 1 워드라인 인에이블 신호에 응답하여 제 2 비트라인을 부스팅한다. 제 2 커패시터들은 제 2 워드라인 인에이블 신호에 응답하여 제 1 비트라인을 부스팅한다. 따라서, 메모리 셀 어레이는 메모리 셀의 데이터 "0"을 정확하게 감지할 수 있다.

公开(公告)号：KR1020090027277A

公开(公告)日：2009-03-17

申请号：KR1020070092374

申请日：2007-09-12

Applicant: 삼성전자주식회사

Inventor： 이윤상 ,  선우정

IPC: G11C7/12 ,  G11C8/08

CPC classification number: G11C7/18 ,  G11C7/06 ,  G11C7/12 ,  G11C8/08 ,  G11C8/14

Abstract: A semiconductor memory device of an open bit line structure and an operation method thereof are provided to prevent malfunction of a semiconductor memory device by sharing a charge between a cell plate line and a bit line. A semiconductor memory device of an open bit line structure includes a first memory block(320A), a second memory block(320B), a first dummy transistor(380A, 380B, 380C), and a second dummy transistor(390A, 390B, 390C). The first memory block includes a plurality of first memory cells which is positioned between a plurality of first bit lines, a plurality of first word lines, and a first cell plate line. The second memory block includes a plurality of second memory cells which is positioned between a plurality of second bit lines, a plurality of second word lines, and a second cell plate line. The first dummy transistor is connected between the first cell plate line and the second bit line. A gate of the first dummy transistor is connected to the first dummy word line. The second dummy transistor is connected between the second cell plate line and the first bit line. A gate of the second dummy transistor is connected to the second dummy word line.

Abstract translation: 提供一种开放位线结构的半导体存储器件及其操作方法，以通过在单元板线和位线之间共享电荷来防止半导体存储器件的故障。 开放位线结构的半导体存储器件包括第一存储块（320A），第二存储块（320B），第一虚设晶体管（380A，380B，380C）和第二虚设晶体管（390A，390B，390C ）。 第一存储块包括位于多个第一位线，多个第一字线和第一单元板线之间的多个第一存储器单元。 第二存储块包括位于多个第二位线，多个第二字线和第二单元板线之间的多个第二存储器单元。 第一虚拟晶体管连接在第一单元板线和第二位线之间。 第一虚拟晶体管的栅极连接到第一虚拟字线。 第二虚设晶体管连接在第二单元板极线与第一位线之间。 第二虚拟晶体管的栅极连接到第二虚拟字线。