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1.发明专利
公开(公告)号：KR102231945B1
公开(公告)日：2021-03-25
申请号：KR1020140109652A
申请日：2014-08-22
Applicant: 삼성전자주식회사
CPC classification number: G11C13/004 , G11C11/417 , G11C11/418 , G11C13/0026 , G11C13/0038 , G11C13/0069 , G11C7/1075 , G11C2207/2209 , G11C2207/2281 , G11C2207/229 , G11C2213/71 , G11C2213/72 , G11C7/20
Abstract: 커플링 노이즈가 감소된 비휘발성 메모리 장치가 제공된다. 상기 비휘발성 메모리 장치는 다수의 메모리 뱅크; 상기 다수의 메모리 뱅크에 공유되는 리드 글로벌 비트라인; 상기 다수의 메모리 뱅크에 공유되는 라이트 글로벌 비트라인; 상기 리드 글로벌 비트라인과 연결되고, 리드 동작을 수행하는 리드 회로; 및 상기 라이트 글로벌 비트라인과 연결되고, 파워업 동작 후의 초기화 구간에서 상기 라이트 글로벌 비트라인을 제1 디스차지하는 디스차지 제어회로를 포함할 수 있다.
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公开(公告)号：KR101407362B1
公开(公告)日：2014-06-16
申请号：KR1020080059086
申请日：2008-06-23
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: G11C29/808 , G11C13/0004
Abstract: 본 발명의 실시 예에 따른 상 변화 메모리 장치는 복수의 메모리 뱅크들, 상기 메모리 뱅크들에 연결된 복수의 로컬 도체 라인들, 그리고 상기 로컬 도체 라인들에 연결된 글로벌 도체 라인들을 포함하고, 리페어 동작 시에, 상기 로컬 도체 라인들 및 상기 글로벌 도체 라인들 중 하나가 대응하는 리던던트 로컬 도체 라인 또는 대응하는 리던던트 글로벌 도체 라인으로 대체되는 것을 특징으로 한다.
상 변화 메모리, 리던던트, 리던던시, PRAM-
公开(公告)号：KR1020140012832A
公开(公告)日：2014-02-04
申请号：KR1020120079958
申请日：2012-07-23
Applicant: 삼성전자주식회사
Abstract: A semiconductor memory device comprises a plurality of normal bit lines, one or more dummy bit lines arranged the outside of the normal bit lines, and a dummy bit line selection unit for activating the one or more dummy bit lines in response to a column selection signal of the normal bit lines which do not connected. Therefore, the semiconductor memory device may improve the operation reliability of a product by minimizing a bad influence according to capacitive coupling by variably responding to the voltage condition of the dummy bit line in the operation condition of the connected normal bit line. In addition, the voltage condition of the dummy bit line may inspect the bridge defect between the normal bit lines by applying stress voltages in a chip test step because the voltage condition of the dummy bit line is able to variably controlled with the normal bit lines. Also, the semiconductor memory device is able to be applied without increasing the chip size or without changing a manufacturing process by simultaneously forming a dummy bit line selection transistor in a space in which the existing column transistor is formed.
Abstract translation: 半导体存储器件包括多个正常位线，布置在正常位线之外的一个或多个虚拟位线，以及用于响应于列选择信号激活一个或多个虚拟位线的虚拟位线选择单元 的未连接的正常位线。 因此，半导体存储器件可以通过在连接的正常位线的操作条件下通过可变地响应虚拟位线的电压状态来最小化根据电容耦合的不良影响来提高产品的操作可靠性。 此外，虚位线的电压状态可以通过在芯片测试步骤中施加应力电压来检查正常位线之间的桥接缺陷，因为虚拟位线的电压状态能够用正常位线可变地控制。 此外，半导体存储器件能够在不增加芯片尺寸的情况下被应用，也可以在不改变制造工艺的同时，在形成现有的列式晶体管的空间中同时形成虚拟位线选择晶体管。
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公开(公告)号：KR1020090117189A
公开(公告)日：2009-11-12
申请号：KR1020080043109
申请日：2008-05-09
Applicant: 삼성전자주식회사
CPC classification number: G11C8/10 , G11C7/18 , G11C8/14 , G11C13/0004 , G11C13/0023 , G11C13/0026 , G11C13/0028 , G11C13/0069 , G11C2013/0088 , G11C2213/77
Abstract: PURPOSE: A semiconductor memory device having an efficient core structure for multi write is provided to reduce data writing time by performing multi write by selecting a plurality of memory banks. CONSTITUTION: A semiconductor memory device having an efficient core structure for multi write includes a data input/output line, a memory bank, first/second global bit line and first/second write driver. A plurality of memory banks includes a plurality of memory cells. The first and the second global bit lines are shared by memory banks. The first and the second write driver are connected to the data input output bus.
Abstract translation: 目的：提供一种具有用于多次写入的有效核心结构的半导体存储器件，通过选择多个存储体来执行多次写入来减少数据写入时间。 构成：具有用于多次写入的高效核心结构的半导体存储器件包括数据输入/输出线，存储体，第一/第二全局位线和第一/第二写入驱动器。 多个存储体包括多个存储单元。 第一和第二全局位线由存储体共享。 第一和第二写入驱动器连接到数据输入输出总线。
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Patent Agency Ranking
公开(公告)号：KR100857742B1
公开(公告)日：2008-09-10
申请号：KR1020060132684
申请日：2006-12-22
Applicant: 삼성전자주식회사
CPC classification number: G11C8/10 , G11C11/5678 , G11C13/0004 , G11C13/0069 , G11C2013/0078 , G11C2213/72
Abstract: 본 발명은 상 변화 메모리 장치 및 그것의 프로그램 전류 인가 방법에 관한 것이다. 본 발명에 따른 상 변화 메모리 장치는 복수의 메모리 셀을 갖는 메모리 셀 어레이; 및 선택된 메모리 셀에 셋 전류 또는 리셋 전류를 제공하는 쓰기 드라이버 회로를 포함한다. 여기에서, 상기 쓰기 드라이버 회로는 상기 셋 전류를 제공하는 셋 전류 드라이버와 상기 리셋 전류를 제공하는 리셋 전류 드라이버를 포함한다. 본 발명에 의하면, 리셋 전류 인가 시에 불필요한 전류 소모를 막을 수 있다.
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公开(公告)号：KR100827702B1
公开(公告)日：2008-05-07
申请号：KR1020060107096
申请日：2006-11-01
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: G11C13/0069 , G11C7/06 , G11C7/1006 , G11C13/0004 , G11C2013/0076 , G11C2211/5647
Abstract: A semiconductor memory device is provided to increase a writing speed by minimizing the number of memory cells, which are activated during a writing process. A memory cell array(10) includes a normal memory cell block and a flag memory cell block. The normal memory cell block includes plural unit memory cells and stores data. The memory cell block includes plural flag memory cells storing write flag states for the memory cells in the normal memory cell block. A verify read circuit(25) performs a data read process while referring to a flag state of the flag memory cell corresponding to the data stored in the normal memory cell block. A comparator(26) compares the write data to be stored in the normal memory cell block with the data obtained from the verify read circuit. A write circuit determines the state for minimizing the number of memory cells to be written according to a compared result from the comparator and performs the write process with the write data.
Abstract translation: 提供半导体存储器件以通过最小化在写入处理期间激活的存储器单元的数量来增加写入速度。 存储单元阵列（10）包括正常存储单元块和标志存储单元块。 正常存储单元块包括多个单元存储单元并存储数据。 存储单元块包括存储正常存储单元块中的存储单元的写入标志状态的多个标志存储单元。 验证读取电路（25）在参考与存储在正常存储器单元块中的数据相对应的标志存储单元的标志状态的同时进行数据读取处理。 比较器（26）将要存储在正常存储单元块中的写入数据与从验证读取电路获得的数据进行比较。 写入电路根据比较器的比较结果确定最小化要写入的存储器单元的数量的状态，并用写入数据执行写入处理。
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公开(公告)号：KR100773398B1
公开(公告)日：2007-11-05
申请号：KR1020050123325
申请日：2005-12-14
Applicant: 삼성전자주식회사
IPC: G11C13/02
CPC classification number: G11C11/5678 , G11C13/0004 , G11C13/0059 , G11C17/16 , G11C17/165
Abstract: 본 발명은 상 변화 메모리 장치에 관한 것이다. 본 발명에 따른 상 변화 메모리 장치는 OTP 셀 어레이, OTP 모드 컨트롤러, 어드레스 디코더, OTP 금지 컨트롤러, 그리고 쓰기 드라이버를 포함한다. OTP 셀 어레이는 상 변화 물질을 갖는 메모리 셀로 이루어진다. OTP 모드 컨트롤러는 외부 커맨드에 응답하여 OTP 모드 신호, 제 1 및 제 2 제어 신호를 발생한다. 어드레스 디코더는 상기 OTP 모드 신호에 응답하여 상기 OTP 셀 어레이를 구동한다. OTP 금지 컨트롤러는 상기 OTP 모드 신호에 응답하여 동작하고, 상기 제 1 제어 신호에 응답하여 상기 OTP 셀 어레이에 대한 프로그램 금지 정보를 저장하며, 상기 제 2 제어 신호에 응답하여 상기 OTP 셀 어레이에 대한 프로그램 허락 정보를 저장한다. 그리고 쓰기 드라이버는 상기 프로그램 허락 정보에 응답하여 상기 OTP 셀 어레이에 프로그램 전류를 공급하고, 상기 프로그램 금지 정보에 응답하여 상기 OTP 셀 어레이에 대한 프로그램 전류의 공급을 차단한다.
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公开(公告)号：KR1020070098457A
公开(公告)日：2007-10-05
申请号：KR1020060132684
申请日：2006-12-22
Applicant: 삼성전자주식회사
CPC classification number: G11C8/10 , G11C11/5678 , G11C13/0004 , G11C13/0069 , G11C2013/0078 , G11C2213/72 , G11C2213/79
Abstract: A phase change memory device and a method for applying a program current thereof are provided to reduce unnecessary current consumption when a reset current is applied during a write operation. A memory cell array(110) has a plurality of memory cells. A write driver circuit(140) provides a set current or a reset current to a selected memory cell. The write driver circuit includes a set current driver providing the set current and a reset current driver providing the reset current. According to the write driver, a pulse control part(210) receives one of a set pulse and a reset pulse according to a logic level of input data, and generates a set control signal in response to the input data and the set pulse, and generates a reset control signal in response to the input data and the reset pulse. A set current control part(220) operates in response to the set control signal, and controls the intensity of the set current in response to a set DC voltage. A reset current control part(240) operates in response to the reset control signal, and controls the intensity of the reset current in response to a reset DC voltage.
Abstract translation: 提供了一种相变存储器件及其施加程序电流的方法，以在写入操作期间施加复位电流时减少不必要的电流消耗。 存储单元阵列（110）具有多个存储单元。 写入驱动器电路（140）向选定的存储器单元提供置位电流或复位电流。 写驱动器电路包括提供设定电流的设定电流驱动器和提供复位电流的复位电流驱动器。 根据写入驱动器，脉冲控制部（210）根据输入数据的逻辑电平接收设定脉冲和复位脉冲之一，根据输入数据和设定脉冲生成设定控制信号， 响应于输入数据和复位脉冲产生复位控制信号。 设定电流控制部件（220）响应于所设置的控制信号进行操作，并且响应于设定的DC电压来控制设定电流的强度。 复位电流控制部分（240）响应于复位控制信号而工作，并且响应于复位的直流电压来控制复位电流的强度。
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公开(公告)号：KR100763231B1
公开(公告)日：2007-10-04
申请号：KR1020060087630
申请日：2006-09-11
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: G11C13/0064 , G11C13/0004 , G11C13/0038 , G11C13/0069 , G11C2013/0078 , G11C2013/0092
Abstract: A phase change memory apparatus is provided to improve the reliability of writing operation by comprising a plurality of stages reducing sequentially from a first current amount to a second current amount using a set pulse which is changed at each writing loop. A phase change memory apparatus comprises a memory cell array including a plurality of phase change memory cell. A plurality of writing circuits are to write data by providing a reset pulse or a set pulse to at least one fail phase change memory cell of the plural phase change memory cells through a plurality of writing loops. And the set pulse comprises a plurality of stages for decreasing sequentially an amount of a first current to an amount of a second current. The amount of the first and the second current comprises the writing circuit changed at each writing loop.
Abstract translation: 提供了一种相变存储装置，通过使用在每个写入环路处改变的设置脉冲，包括从第一电流量顺序地减少到第二电流量量来提高写入操作的可靠性。 相变存储装置包括包括多个相变存储单元的存储单元阵列。 多个写入电路通过多个写入循环向多个相变存储单元的至少一个故障相变存储单元提供复位脉冲或设定脉冲来写入数据。 并且设定脉冲包括多个级，用于顺序地减少第一电流的量到第二电流的量。 第一和第二电流的量包括在每个写入环路处改变的写入电路。
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