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    반복 복호 방법과 반복 복호 장치
    1.
    发明公开
    반복 복호 방법과 반복 복호 장치 无效
    迭代解码方法和迭代解码器

    公开(公告)号：KR1020090126829A

    公开(公告)日：2009-12-09

    申请号：KR1020080053150

    申请日：2008-06-05

    Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

    Inventor： 노종선 ,  신범규 ,  윤석일 ,  양재동 ,  공준진 ,  김재홍 ,  김용준 ,  조경래

    IPC: H03M13/37 ,  H03M13/09

    CPC classification number: H03M13/1105 ,  H03M13/136 ,  H03M13/15 ,  H03M13/1515 ,  H03M13/152 ,  H03M13/2906 ,  H03M13/3738 ,  H03M13/3753 ,  H04L1/0051 ,  H04L1/0057

    Abstract: PURPOSE: An iterative decoding method and an iterative decoding apparatus are provided to improve a bit error rate by outputting estimated values of all corresponding variable nodes as a final decoding result when a minimum number of check nodes dose not satisfy a parity check formula. CONSTITUTION: An iterative decoding method and an iterative decoding apparatus include a data buffer and a decoding block. The first estimated values corresponding to all variable nodes are stored into a buffer when an error bit number is minimum by using an iterative decoding algorithm while increasing the number of iterative decoding from one to a maximum iteration number gradually(S10-S30). The first estimated values stored in the buffer are outputted as a final decoding result when the iteration number is reached to the maximum iteration number(S40-S50).

    Abstract translation: 目的：提供一种迭代解码方法和迭代解码装置，当最小数量的校验节点不满足奇偶校验公式时，通过输出所有对应的可变节点的估计值作为最终解码结果来提高误码率。 构成：迭代解码方法和迭代解码装置包括数据缓冲器和解码块。 当逐渐将迭代解码次数从1增加到最大迭代次数（S10-S30）时，通过使用迭代解码算法，当错误比特数最小时，对应于所有可变节点的第一估计值被存储到缓冲器中。 当迭代次数达到最大迭代次数时，存储在缓冲器中的第一估计值作为最终解码结果输出（S40-S50）。

    계층적 디코딩 장치
    2.
    发明公开
    계층적 디코딩 장치 有权
    分层解码设备

    公开(公告)号：KR1020090117213A

    公开(公告)日：2009-11-12

    申请号：KR1020080043149

    申请日：2008-05-09

    Applicant: 삼성전자주식회사 ,  재단법인서울대학교산학협력재단

    Inventor： 노종선 ,  신범규 ,  윤석일 ,  양재동 ,  공준진 ,  김재홍 ,  김용준 ,  조경래

    IPC: H03M7/00

    CPC classification number: H03M13/2906 ,  H03M13/1102 ,  H03M13/1108 ,  H03M13/1111 ,  H03M13/1117 ,  H03M13/1194 ,  H03M13/136 ,  H03M13/15 ,  H03M13/1515 ,  H03M13/152 ,  H03M13/296 ,  H03M13/3707 ,  H03M13/3738

    Abstract: PURPOSE: A hierarchical decoding apparatus is provided to reduce a whole bit error rate by applying one of various decoding algorithms based on a decoding result of a received signal. CONSTITUTION: In a hierarchical decoding apparatus, a buffer(2) buffers a reception signal transmitted through a channel according to a control signal of a controller(8). A first selector(3) transmits an output signal of the buffer to one among lots of decoder stages(4,5,6) in response a first selection signal. A decoder stages perform decoding of the reception signal according to a decoding algorithm having different computational complexity. A second selector(7) transmits a decoded signal from one decoder stage to the controller in response to a second selective signal. The controller analyzes a decoded signal of the second selector and determines whether decoding of the reception signal is fail or not based on an analyzed result.

    Abstract translation: 目的：提供一种基于接收信号的解码结果的各种解码算法之一来降低整体误码率的分层解码装置。 构成：在分层解码装置中，缓冲器（2）根据控制器（8）的控制信号缓冲通过信道发送的接收信号。 响应于第一选择信号，第一选择器（3）将缓冲器的输出信号发送到许多解码器级（4,5,6）中的一个。 解码器级根据具有不同计算复杂度的解码算法执行接收信号的解码。 第二选择器（7）响应于第二选择信号将解码信号从一个解码器级发送到控制器。 控制器分析第二选择器的解码信号，并且基于分析结果来确定接收信号的解码是否失败。

    메모리 장치 및 메모리 데이터 프로그래밍 방법
    9.
    发明授权
    메모리 장치 및 메모리 데이터 프로그래밍 방법 有权
    存储器件和存储器件中的数据编程方法

    公开(公告)号：KR101436506B1

    公开(公告)日：2014-09-02

    申请号：KR1020080071647

    申请日：2008-07-23

    Applicant: 삼성전자주식회사

    Inventor： 김용준 ,  조경래 ,  김재홍 ,  공준진 ,  손홍락

    IPC: G11C16/34 ,  G11C16/08 ,  G11C16/04

    CPC classification number: G11C11/5628 ,  G11C7/1006

    Abstract: 메모리 장치 및 메모리 데이터 프로그래밍 방법이 제공된다. 본 발명 일 실시예에 따른 메모리 장치는 제1 데이터 페이지를 인코드하여 제1 코드워드 (codeword)를 생성하고 제2 데이터 페이지를 인코드하여 제2 코드워드를 생성할 수 있다. 메모리 장치는 연속적인 1의 개수의 최대값 또는 연속적인 0의 개수의 최대값을 가지는 제1 코드워드를 생성할 수 있다. 메모리 장치는 제1 코드워드 및 제2 코드워드를 복수의 멀티 비트 셀에 프로그램할 수 있다. 메모리 장치는 메모리 셀들의 문턱 전압의 산포(distribution)를 개선할 수 있다.
    CTF, modulation coding, charge trap, flash memory

    메모리 장치 및 메모리 프로그래밍 방법
    10.
    发明授权
    메모리 장치 및 메모리 프로그래밍 방법 有权
    存储器设备和存储器编程方法

    公开(公告)号：KR101412974B1

    公开(公告)日：2014-06-30

    申请号：KR1020080049828

    申请日：2008-05-28

    Applicant: 삼성전자주식회사

    Inventor： 김재홍 ,  조경래 ,  채동혁 ,  김용준

    IPC: G11C16/34 ,  G11C16/12 ,  G11C16/10 ,  G11C16/30

    CPC classification number: G11C16/3454 ,  G11C11/5628 ,  G11C2211/5621

    Abstract: 메모리 장치 및 메모리 프로그래밍 방법이 제공된다. 본 발명의 메모리 장치는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 복수의 메모리 셀들 각각의 상태 정보를 추출하고, 상기 추출된 상태 정보에 기초하여 상기 복수의 메모리 셀들을 제1 그룹 및 제2 그룹으로 분할하고, 상기 제1 그룹의 메모리 셀들에 제1 검증 전압을 할당하고 상기 제2 그룹의 메모리 셀들에 제2 검증 전압을 할당하는 제어부, 및 상기 제1 그룹의 메모리 셀들 각각의 문턱 전압이 상기 제1 검증 전압 이상일 때까지 상기 제1 그룹의 메모리 셀들 각각의 문턱 전압을 증가시키고, 상기 제2 그룹의 메모리 셀들 각각의 문턱 전압이 상기 제2 검증 전압 이상일 때까지 상기 제2 그룹의 메모리 셀들 각각의 문턱 전압을 증가시키는 프로그래밍부를 포함하며, 이를 통해 메모리 셀의 문턱 전압의 산포의 폭을 줄일 수 있다.
    멀티 비트 셀, 멀티 레벨 셀, 검증 전압, verify level, ISPP

    Abstract translation: 提供了一种存储器件和存储器编程方法。 本发明的存储器件具有存储单元阵列，包括多个存储单元，提取所述多个存储单元，每一个的状态信息，并且其中，所提取的状态信息时，所述多个存储单元，所述第一组和所述第二基础上 组被划分，并且其中，所述控制部，并且每个所述第一组的用于分配的第一验证电压施加到第一组的存储器单元，并且所述第二验证电压分配给在所述第二组中的存储器单元的存储器单元的阈值电压的 比在该组的每个存储器单元的阈值电压的第二和第一增加第一验证电压，所述第二组中的存储器单元，直到该组的存储器单元的所述第二相应的阈值电压大于所述第二验证电压，直到 和包括可编程，以增加相应的阈值电压，通过它可以减小存储单元的分散的阈值电压的宽度。

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